一种用于ESD防护的STI二极管制造技术

本发明专利技术提供一种用于ESD防护的STI二极管，涉及半导体技术领域。包括：半导体衬底，位于所述半导体衬底内的具有第一导电类型的阱区；位于所述半导体衬底上的沿第一方向延伸的多个第一鳍片，每个所述第一鳍片内形成有沿所述第一方向延伸并具有第一导电类型的第一掺杂区；位于所述多个第一鳍片之间并沿所述第一方向延伸的若干第二鳍片，每个所述第二鳍片内形成有沿所述第一方向延伸并具有第二导电类型的第二掺杂区；位于所述多个第一鳍片和所述若干第二鳍片之间的所述半导体衬底上的隔离结构。本发明专利技术的STI二极管，其提高了器件的面积效率，使得金属硅化物均匀性更好，因而使得ESD器件具有更高的二次击穿电流和较小的导通电阻(Ron)。

【技术实现步骤摘要】

本专利技术涉及半导体
，具体而言涉及一种用于ESD防护的STI二极管。
技术介绍
随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进步到纳米技术工艺节点。然而，这种进步趋势对终端产品的可靠性会产生不利的影响：在半导体
中，静电放电(ESD)现象是对集成电路的一大威胁，其能够击穿集成电路和半导体元件，促使元件老化，降低生产成品率。因此，随着半导体制程工艺尺寸的不断减小，ESD防护设计在纳米级的CMOS技术中变得越来越具有挑战性和难度。ESD器件的电容性负载是一个基本设计参数。与栅控二极管(如图1A所示)相比，STI二极管(如图1B所示)的寄生电容减小50％，使得STI二极管成为用于高频应用的优选的二极管类型。目前，STI二极管的结构如图2A和图2B所示，其主要问题是漏极一侧的电流拥挤在外延层底部，鳍片与外延层的结合区非常的小，因此放电能力受到的限制。STI二极管只在如图2A所示的接触槽(CCT)下方暴露的部分鳍片顶面上形成金属硅化物(未示出)，因此金属硅化物在鳍片上所占的面积比非常小，使得导通电阻(Ron)太大，而TLP测得的器件二次击穿电流(It2)又太小。为了获得较大的放电电流，一种方法是提高鳍片的数目，而这种方法所产生的缺陷在于，如果鳍片的均匀性不好且硅化物的均匀性不好，器件很容易在某一个或某些鳍片上击穿。失效通常位于Li定义的局部硅化区域。Li所限定的小的硅化物区域产生了更高的扩展电阻和较高的电流非均匀性，这些导致在高电流压力下的局部损坏。而在具有宽的金属硅化物结构的器件中的电流比会更加均匀。在局部温度大幅增加之前，具有宽的硅化物结构的STI二极管具有比较高的临界二极管电流。由于具有更加均匀的电流分布和比较高的临界二极管电流，宽的硅化物结构可以增强ESD保护二极管的二次击穿电流(It2)。因此，有必要提出一种新的STI二极管，以增强FinFET器件的静电放电保护性能。
技术实现思路
在
技术实现思路
部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本专利技术的
技术实现思路
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。针对现有技术的不足，本专利技术实施例一提供一种用于ESD防护的STI二极管，包括：半导体衬底，位于所述半导体衬底内的具有第一导电类型的阱区；位于所述半导体衬底上的沿第一方向延伸的多个第一鳍片，每个所述第一鳍片内形成有沿所述第一方向延伸并具有第一导电类型的第一掺杂区；位于所述多个第一鳍片之间并沿所述第一方向延伸的若干第二鳍片，每个所述第二鳍片内形成有沿所述第一方向延伸并具有第二导电类型的第二掺杂区；位于所述多个第一鳍片和所述若干第二鳍片之间的所述半导体衬底上的浅沟槽隔离结构。进一步，在所述第一鳍片上形成有沿所述第一方向延伸的第一外延层，在所述第二鳍片上形成有沿所述第一方向延伸的第二外延层。进一步，所述第一外延层完全覆盖所述第一鳍片的顶面，所述第二外延层完全覆盖所述第二鳍片的顶面。进一步，所述第一导电类型为P型，所述第二导电类型为N型，所述第一外延层为SiGe，所述第二外延层为硅外延层。进一步，所述第一导电类型为N型，所述第二导电类型为P型，所述第一外延层为硅外延层，所述第二外延层为SiGe。进一步，在每个所述第一鳍片和每个所述第二鳍片的全部顶面上形成有沿所述第一方向延伸的金属硅化物。进一步，所述浅沟槽隔离结构的材料包括氧化硅材料。进一步，还包括与每个所述第一掺杂区和每个所述第二掺杂区分别相连接的多个接触。进一步，在所述多个接触之间形成有层间介电层。综上所述，本专利技术的用于FinFET器件静电放电保护结构的STI二极管，其提高了器件的面积效率(areaefficient)，使得金属硅化物均匀性更好，因而使得ESD器件具有更高的二次击穿电流(It2)和较小的导通电阻(Ron)，进一步提高了器件的ESD防护性能。附图说明本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的原理。附图中：图1A为现有的一种栅控二极管的剖面示意图；图1B为现有的一种STI二极管的剖面示意图；图2A为现有的一种STI二极管的平面布局图；图2B为对应图2A中剖面线所获得的现有的一种STI二极管的剖面示意图；图3A为本专利技术的一个实施例的一种用于ESD防护的STI二极管的平面布局图；图3B为对应图3A中剖面线所获得的本专利技术的一个实施例的一种用于ESD防护的STI二极管的剖面示意图。具体实施方式在下文的描述中，给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本专利技术发生混淆，对于本领域公知的一些技术特征未进行描述。应当理解的是，本专利技术能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本专利技术的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本专利技术教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。在此使用的术语的目的仅在于描述具体实施例并且不作为本专利技术的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在本文档来自技高网...

【技术保护点】
一种用于ESD防护的STI二极管，包括：半导体衬底，位于所述半导体衬底内的具有第一导电类型的阱区；位于所述半导体衬底上的沿第一方向延伸的多个第一鳍片，每个所述第一鳍片内形成有沿所述第一方向延伸并具有第一导电类型的第一掺杂区；位于所述多个第一鳍片之间并沿所述第一方向延伸的若干第二鳍片，每个所述第二鳍片内形成有沿所述第一方向延伸并具有第二导电类型的第二掺杂区；位于所述多个第一鳍片和所述若干第二鳍片之间的所述半导体衬底上的浅沟槽隔离结构。

【技术特征摘要】
1.一种用于ESD防护的STI二极管，包括：半导体衬底，位于所述半导体衬底内的具有第一导电类型的阱区；位于所述半导体衬底上的沿第一方向延伸的多个第一鳍片，每个所述第一鳍片内形成有沿所述第一方向延伸并具有第一导电类型的第一掺杂区；位于所述多个第一鳍片之间并沿所述第一方向延伸的若干第二鳍片，每个所述第二鳍片内形成有沿所述第一方向延伸并具有第二导电类型的第二掺杂区；位于所述多个第一鳍片和所述若干第二鳍片之间的所述半导体衬底上的浅沟槽隔离结构。2.根据权利要求1所述的STI二极管，其特征在于，在所述第一鳍片上形成有沿所述第一方向延伸的第一外延层，在所述第二鳍片上形成有沿所述第一方向延伸的第二外延层。3.根据权利要求2所述的STI二极管，其特征在于，所述第一外延层完全覆盖所述第一鳍片的顶面，所述第二外延层完全覆盖所述第二鳍片的顶面...

【专利技术属性】
技术研发人员：李勇，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海;31