电子封装及其制作和使用方法技术

本发明专利技术题为电子封装及其制作和使用方法。提供电子封装及其制作方法。该电子封装包含介电层以及设置在介电层的至少一部分上的共形掩蔽层。该电子封装进一步包含设置在掩蔽层的至少一部分上的布线层以及至少部分设置在共形掩蔽层和布线层中的微通孔。此外，布线层的至少一部分形成微通孔的至少一部分中的共形导电层。另外，共形掩蔽层配置成限定微通孔的尺寸。该电子封装进一步包含操作上耦合到微通孔的半导体小片。

【技术实现步骤摘要】

本专利技术是在空军研究实验室所授予的授权号FA9453-09-C-0305下以政府支持进行。政府具有本专利技术中的某些权利。
技术介绍
本说明书的实施例涉及电子封装，以及更具体来说涉及形成电子封装中的微通孔和互连。电子装置领域中的技术进步在近年来已经历了巨大增长。例如，虽然蜂窝电话变得更小并且更轻，但是它们的特征和能力同时不断扩大。这已引起这类装置中所发现的电气组件的复杂性和操作的增加以及可用于这类组件的空间量的减小。若干难题起因于电气组件的复杂性的这种增加以及可用空间量的减小。例如，基于空间限制，电路板的尺寸减小到板的布线密度可被约束和限制成低于所希望量的程度。随着集成电路变得日益更小并且产生更好的操作性能，用于集成电路(IC)封装的封装技术对应地从引线封装演进到基于层压的球栅阵列(BGA)封装，并且最终演进到芯片级封装(CSP)。IC芯片封装技术的进步通过对于实现更好性能、更大小型化和更高可靠性的不断增加的需要来驱动。新的封装技术必须进一步为了大规模制造的目的提供批量生产的可能性，由此允许规模经济。此外，由于IC封装的小尺寸和复杂性，用于制作IC封装的过程通常费用高并且费时。另外，用来创建所希望的双面输入/输出(I/O)系统的附加再分布层的使用增加处理步骤的数量，从而进一步增加制造过程的成本和复杂性。此外，增加每一装置的I/O增加每一装置所要求的布线密度和通孔数量。
技术实现思路
按照本说明书的方面，提供一种电子封装。该电子封装包含介电层以及设置在介电层的至少一部分上的共形掩蔽层。该电子封装进一步包含设置在共形掩蔽层的至少一部分上的布线层以及至少部分设置在共形掩蔽层和布线层中的微通孔。此外，布线层的至少一部分形成微通孔的至少一部分中的共形导电层。另外，共形掩蔽层配置成限定微通孔的尺寸。该电子封装进一步包含操作上耦合到微通孔的半导体小片。按照本说明书的另一个方面，提供一种具有电子封装的电子系统。电子封装包含介电层、设置在介电层的至少一部分上的共形掩蔽层以及设置在共形掩蔽层的至少一部分上的布线层。此外，电子封装包含至少部分设置在共形掩蔽层和布线层中的多个微通孔。此外，布线层的至少一部分形成多个微通孔的微通孔的至少一部分中的共形导电层。该电子系统进一步包含多个半导体小片，其中多个半导体小片的一个或多个半导体小片耦合到多个微通孔的对应微通孔。按照本说明书的又一个方面，包含一种制作电子封装的方法。该方法包含提供设置在处理框架上的介电层，其中介电层包含第一侧和第二侧。此外，该方法包含提供设置在介电层的第二侧上的共形掩蔽层，其中共形掩蔽层包含与一个或多个微通孔对应的一个或多个图案。此外，该方法包含将半导体小片耦合到介电层的第一侧的一部分，使得半导体小片与一个或多个图案对齐。另外，该方法包含有选择地去除与共形掩蔽层中的一个或多个图案对应的介电层的部分。另外，该方法包含将共形导电层设置在与一个或多个微通孔对应的一个或多个图案的至少一部分中以形成一个或多个微通孔，其中共形掩蔽层配置成限定一个或多个微通孔的尺寸。此外，该方法包含有选择地去除介电层的部分，以形成一个或多个微通孔。技术方案1：一种电子封装，包括：介电层；共形掩蔽层，设置在所述介电层的至少一部分上；布线层，设置在所述共形掩蔽层的至少一部分上；微通孔，至少部分设置在所述共形掩蔽层和所述布线层中，其中所述布线层的至少一部分形成所述微通孔的至少一部分中的共形导电层，并且其中所述共形掩蔽层配置成限定所述微通孔的尺寸；以及半导体小片，耦合到所述微通孔。技术方案2：如技术方案1所述的电子封装，其中，所述共形掩蔽层包括导电材料。技术方案3：如技术方案1所述的电子封装，其中，所述导电材料包含铜、钛、铝、镍、金、钨铬钽或者其组合。技术方案4：如技术方案1所述的电子封装，其中，所述微通孔的至少一部分设置在所述共形掩蔽层、所述布线层和所述介电层中。技术方案5：如技术方案1所述的电子封装，其中，所述微通孔是盲微通孔。技术方案6：如技术方案1所述的电子封装，其中，所述微通孔的直径在从大约5微米到大约50微米的范围中。技术方案7：如技术方案1所述的电子封装，其中，所述布线层配置成设置在所述共形掩蔽层上。技术方案8：如技术方案1所述的电子封装，其中，所述布线层包括钛、铜、镍、金、铬、铝、钛-钨或者其组合。技术方案9：如技术方案1所述的电子封装，其中，所述共形掩蔽层和所述布线层形成布线互连。技术方案10：一种电子系统，包括：电子封装，包括：介电层；共形掩蔽层，设置在所述介电层的至少一部分上；布线层，设置在所述共形掩蔽层的至少一部分上；多个微通孔，至少部分设置在所述共形掩蔽层和所述布线层中，其中所述布线层的至少一部分形成所述多个微通孔的微通孔的至少一部分中的共形导电层；以及多个半导体小片，其中所述多个半导体小片的一个或多个半导体小片耦合到所述多个微通孔的对应微通孔。技术方案11：如技术方案10所述的电子系统，其中，所述多个微通孔是盲微通孔。技术方案12：如技术方案10所述的电子系统，其中，所述共形掩蔽层和所述布线层的组合形成所述电子系统中所配置的布线互连。技术方案13：如技术方案10所述的电子系统，其中，所述多个微通孔的平均直径在从大约5微米到大约100微米的范围中。技术方案14：一种制作电子封装的方法，包括：提供设置在处理框架上的介电层，其中所述介电层包括第一侧和第二侧；提供设置在所述介电层的所述第二侧上的共形掩蔽层，其中所述共形掩蔽层包括与一个或多个微通孔对应的一个或多个图案；将半导体小片耦合到所述介电层的所述第一侧的一部分，使得所述半导体小片与所述一个或多个图案对齐；有选择地去除所述介电层的部分；以及将共形导电层设置在与所述一个或多个微通孔对应的所述一个或多个图案的至少一部分中，以形成所述一个或多个微通孔，其中所述共形掩蔽层配置成限定所述一个或多个微通孔的尺寸。技术方案15：如技术方案14所述的方法，其中，提供所述共形掩蔽层的步骤包括：将所述共形掩蔽层的材料的层设置在所述介电层的所述第二侧的至少一部分上；以及对所述共形掩蔽层的所述材料的所述层进行构图，以形成所述共形掩蔽层。技术方案16：如技术方案14所述的方法，进一步包括：将经构图抗蚀层设置在所述共形掩蔽层的所述材料的所述层的至少一部分上；以及去除与所述一个或多个微通孔的所述一个或多个图案对应的所述共形掩蔽层的本文档来自技高网...

【技术保护点】
一种电子封装，包括：介电层；共形掩蔽层，设置在所述介电层的至少一部分上；布线层，设置在所述共形掩蔽层的至少一部分上；微通孔，至少部分设置在所述共形掩蔽层和所述布线层中，其中所述布线层的至少一部分形成所述微通孔的至少一部分中的共形导电层，并且其中所述共形掩蔽层配置成限定所述微通孔的尺寸；以及半导体小片，耦合到所述微通孔。

【技术特征摘要】
2014.12.01 US 14/5562581.一种电子封装，包括：
介电层；
共形掩蔽层，设置在所述介电层的至少一部分上；
布线层，设置在所述共形掩蔽层的至少一部分上；
微通孔，至少部分设置在所述共形掩蔽层和所述布线层中，其中所述布线层的至少一
部分形成所述微通孔的至少一部分中的共形导电层，并且其中所述共形掩蔽层配置成限定
所述微通孔的尺寸；以及
半导体小片，耦合到所述微通孔。
2.如权利要求1所述的电子封装，其中，所述共形掩蔽层包括导电材料。
3.如权利要求1所述的电子封装，其中，所述导电材料包含铜、钛、铝、镍、金、钨铬钽或
者其组合。
4.如权利要求1所述的电子封装，其中，所述微通孔的至少一部分设置在所述共形掩蔽
层、所述布线层和所述介电层中。
5.如权利要求1所述的电子封装，其中，所述微通孔是盲微通孔...

【专利技术属性】
技术研发人员：S史密斯，CJ卡普斯塔，GA福曼，EP戴维斯，
申请(专利权)人：通用电气公司，
类型：发明
国别省市：美国;US