三维集成电路结构制造技术

提供了三维集成电路(3DIC)结构，3DIC结构包括第一IC芯片和第二IC芯片以及连接器。第一IC芯片包括第一金属化结构、第一光学有源组件和第一光子互连层。第二IC芯片包括第二金属化结构、第二光学有源组件和第二光子互连层。第一IC芯片和第二IC芯片通过第一光子互连层和第二光子互连层接合。第一光学有源组件位于第一光子互连层和第一金属化结构之间。第一光学有源组件和第一金属化结构彼此接合。第二光学有源组件位于第二光子互连层和第二金属化结构之间。第二光学有源组件和第二金属化结构彼此接合。

【技术实现步骤摘要】

本专利技术的实施例涉及集成电路结构，更具体地，涉及三维集成电路结构。
技术介绍
近年来，由于各个电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的持续改进，半导体工业已经经历了快速增长。这种集成密度的改进主要归因于最小部件尺寸的不断减小，这允许更多的组件集成到给定的区域。这些更小的电子组件需要比先前封装件占据更小面积的更小的封装件。半导体的封装件的示例性类型包括扁平封装(QFP)、引脚网格阵列(PGA)、球栅阵列(BGA)、倒装芯片(FC)、三维集成电路(3DIC)、晶圆级封装(WLP)和堆叠式封装(PoP)器件。通过在半导体晶圆级的芯片上方放置芯片来制备一些3DIC。由于减小了堆叠的芯片之间的互连件的长度，3DIC提供了改进的集成密度和诸如更快的速度和更高的带宽的其它的优势。然而，对于3DIC的技术，存在相当多的挑战要应对。
技术实现思路
本专利技术的实施例提供了一种3D集成电路结构，包括：第一IC芯片，包括第一金属化结构、第一光学有源组件和第一光子互连层；以及第二IC芯片，包括第二金属化结构、第二光学有源组件和第二光子互连层，其中，所述第一IC芯片和所述第二IC芯片通过所述第一光子互连层和所述第二光子互连层接合，其中，所述第一光学有源组件位于所述第一光子互连层和所述第一金属化结构之间，以及其中，所述第二光学有源组件位于所述第二光子互连层和所述第二金属化结构之间。本专利技术的另一实施例提供了一种3D集成电路结构，包括：第一IC芯片，通过接合所述第一IC芯片的第一光子互连层和第二IC芯片的第二光子互连层而接合至所述第二IC芯片，并且在所述第一IC芯片和所述第二IC芯片之间形成界面，其中，从第一表面至所述界面，所述第一IC芯片包括：第一衬底、第一金属化结构、第一光学有源组件和所述第一光子互连层，其中，所述第一金属化结构的第一接合层和所述第一光学有源组件的第二接合层彼此接合，以及其中，从第二表面至所述界面，所述第二IC芯片包括RDL结构、第二金属化结构、第二衬底、第三接合层、第二光学有源组件和所述第二光子互连层，其中，所述第三接合层和所述第二光学有源组件的第四接合层彼此接合；以及多个连接器，位于所述第二IC芯片的所述第二表面上方并且分别电连接所述第一IC芯片和所述第二IC芯片。本专利技术的又一实施例提供了一种3D集成电路结构，包括：第一IC芯片，包括第一光学有源组件；以及第二IC芯片，包括第二光学有源组件，其中，所述第一IC芯片和所述第二IC芯片通过光子接合结构接合，并且所述光子接合结构位于所述第一光学有源组件和所述第二光学有源组件之间。附图说明图1A至图1F是根据第一实施例的形成三维集成电路(3DIC)结构的方法的截面图。图2是根据第二实施例的3DIC结构的截面图。图3A至图3C是根据第三实施例的形成三维集成电路(3DIC)结构的方法的截面图。图4是根据第四实施例的3DIC结构的截面图。图5A至图5D是根据第五实施例的形成3DIC结构的方法的截面图。图6是根据第六实施例的3DIC结构的截面图。图7A至图7D是根据第七实施例的形成3DIC结构的方法的截面图。图8是根据第八实施例的3DIC结构的截面图。图9是根据第九实施例的3DIC结构的截面图。图10A至图10G是根据第十实施例的形成3DIC结构的方法的截面图。具体实施方式以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实例。此外，本专利技术可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。图1A至图1F是根据第一实施例的形成三维集成电路(3DIC)结构的方法的截面图。参照图1A，提供包括第一半导体衬底102的第一半导体晶圆，第一半导体衬底102由硅或其它半导体材料制成。可选地或额外地，第一半导体衬底102可以包括诸如锗的其它元素半导体材料。在一些实施例中，第一半导体衬底102由诸如碳化硅、砷化镓、砷化铟或磷化铟的化合物半导体制成。在一些实施例中，第一半导体衬底102由诸如硅锗、碳化硅锗、磷砷化镓或磷化镓铟的合金半导体制成。在一些实施例中，第一半导体衬底102包括外延层。例如，第一半导体衬底102具有位于块状半导体上面的外延层。参照图1A，在一些实施例中，在前段制程(FEOL)工艺中在第一半导体衬底102上形成第一器件区域103。一个第一器件区域103包括栅极结构、源极/漏极区域和诸如浅沟槽隔离(STI)结构(未示出)的隔离结构。图1A中所示的第一器件区域103仅仅是实例，并且可以在第一器件区域103中形成其它结构。在第一器件区域103中，可以形成和互连诸如晶体管或存储器等的各个N-型金属氧化物半导体(NMOS)和/或P-型金属氧化物半导体(PMOS)器件以实施一种或多种功能。也可以在第一半导体衬底102上形成诸如电容器、电阻器、二极管、光电二极管、熔断器等的其它器件。器件的功能可以包括存储、处理、感测、放大、配电、输入/输出电路等。参照图1A，在后段制程(BEOL)工艺中形成第一金属化结构104。第一金属化结构104包括第一互连结构107。在一些实施例中，在第一半导体衬底102上方(例如，第一器件区域103上方)形成第一互连结构107。在一些实施例中，第一互连结构107包括插塞105和导电线106。该插塞105和导电线106嵌入在绝缘材料108内。插塞105和导电线106可以由钨(W)、铜(Cu)、铜合金、铝(Al)、铝合金或它们的组合制成。在一些实施例中，绝缘材料108由氧化硅、氮氧化硅、氮化硅、低介电常数(低k)材料或它们的组合制成。在一些实施例中，绝缘材料108可以是单层或多层。在一些实施例中，可以在插塞105和绝缘材料108之间或导电线106和绝缘材料108之间形成阻挡层(未示出)以防止插塞105或导电线106的材料迁移至第一器件区域103。例如，阻挡层的材料包括钽、氮化钽、钛、氮化钛、钴钨(CoW)或它们的组合。例如，形成阻挡层的方法包括物理汽相沉积(PVD)工艺。参照图1A，第一金属化结构104还包括第一接合层110a。在第一互连结构107上方形成第一接合层110a。第一接合层110a包括嵌入在第一介电层114a内的第一焊盘112a。第一焊盘112a连接至第一互连结构107。第一焊盘112a可以由诸如铜(Cu)、铜合金、铝(Al)、铝合金或它们的组合的导电材料制成。第一焊盘112a可以包括其它适用的材料。在本文档来自技高网...

【技术保护点】
一种3D集成电路结构，包括：第一IC芯片，包括第一金属化结构、第一光学有源组件和第一光子互连层；以及第二IC芯片，包括第二金属化结构、第二光学有源组件和第二光子互连层，其中，所述第一IC芯片和所述第二IC芯片通过所述第一光子互连层和所述第二光子互连层接合，其中，所述第一光学有源组件位于所述第一光子互连层和所述第一金属化结构之间，以及其中，所述第二光学有源组件位于所述第二光子互连层和所述第二金属化结构之间。

【技术特征摘要】
2015.09.30 US 14/870,0061.一种3D集成电路结构，包括：第一IC芯片，包括第一金属化结构、第一光学有源组件和第一光子互连层；以及第二IC芯片，包括第二金属化结构、第二光学有源组件和第二光子互连层，其中，所述第一IC芯片和所述第二IC芯片通过所述第一光子互连层和所述第二光子互连层接合，其中，所述第一光学有源组件位于所述第一光子互连层和所述第一金属化结构之间，以及其中，所述第二光学有源组件位于所述第二光子互连层和所述第二金属化结构之间。2.根据权利要求1所述的3D集成电路结构，其中，所述第一光学有源组件和所述第一金属化结构通过第一混合接合结构接合，并且所述第二光学有源组件和所述第二金属化结构通过第二混合接合结构接合，其中，所述第一混合接合结构包括：所述第一金属化结构的第一接合层，所述第一接合层包括嵌入在第一介电层内的第一焊盘；和所述第一光学有源组件的第二接合层，所述第二接合层包括嵌入在第二介电层内的第二焊盘，其中，所述第一焊盘和所述第二焊盘彼此接合，并且所述第一介电层和所述第二介电层彼此接合，其中，所述第二混合接合结构包括：所述第二金属化结构的第三接合层，所述第三接合层包括嵌入在第三介电层内的第三焊盘；和所述第二光学有源组件的第四接合层，所述第四接合层包括嵌入在第四介电层内的第四焊盘，其中，所述第三焊盘和所述第四焊盘彼此接合，并且所述第三介电层和所述第四介电层彼此接合。3.根据权利要求2所述的3D集成电路结构，还包括：封装物，设置在所述第一IC芯片旁边；以及多个连接器，位于所述第一IC芯片的底面上方并且分别电连接所述第一IC芯片和所述第二IC芯片。4.根据权利要求3所述的3D集成电路结构，还包括：第一TSV，与所述连接器的第一连接器电连接并且从所述第一IC芯片的所述底面延伸至所述第一金属化结构中的导电线层；以及第二TSV，与所述连接器的第二连接器电连接并且从所述第一IC芯片的所述底面延伸至所述第二金属化结构的所述第三接合层，其中，所述第一光子互连层和所述第二光子互连层通过电介质至电介质接合而接合。5.根据权利要求4所述的3D集成电路结构，还包括：介电通孔(TDV)，与所述连接器的第三连接器电连接并且从所述第一IC芯片的所述底面穿透所述封装物至所述第二金属化结构的所述第三接合层。6.根据权利要求3所述的3D集成电路结构，还包括：第一TSV，与所述连接器的第一连接器电连接并且从所述第一IC芯片的所述底面延伸至所述第一金属化结构中的导电线层；第二TSV，与所述连接器的第二连接器电连接并且从所述第一IC芯片的所述底面延伸至所述第一金属化结构的所述导电线层；第一通孔...

【专利技术属性】
技术研发人员：袁景滨，余振华，陈明发，叶松峯，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71