一种FPGA电路及其设计方法技术

本发明专利技术公开了一种FPGA电路及其设计方法，所述电路包括输入输出单元、布线单元和可配置逻辑单元，所布线单元包括第一多路选择器，所述可配置逻辑单元包括组合逻辑电路；所述第一多路选择器的输入端与所述输入输出单元的输出端连接，所述第一多路选择器的输出端与所述组合逻辑电路的输入端之间通过寄存器电路直接连接，通过在所述输入输出单元与可配置逻辑单元中的组合逻辑电路之间增加设置一个寄存器电路，缩短了输入输出单元中寄存器与可配置逻辑单元中的寄存器之间的关键路径，降低了两寄存器之间的延迟，解决了无法达到对于高速信号电路设计的设计要求的技术问题，实现了可根据不同的设计要求调整FPGA的时序的功能，提高了FPGA电路设计的最大频率。

【技术实现步骤摘要】

本专利技术涉及可编程集成电路设计领域，尤其是一种FPGA电路及其设计方法。
技术介绍
FPGA(Field-ProgrammableGateArray)，即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。一般来说，FPGA由如下部分组成：输入输出单元、可配置逻辑单元、内部存储单元、全局时钟网络单元、乘法器、布线资源(RoutingResource)等其他资源。通过以上的单元模块，用户可以自由编程实现自己所需要的功能电路。同时，在应用FPGA做设计时，不仅仅需要满足功能的需要，很多时候需要满足时序的设计要求，比如：需要设计一个电路设计，并且对设计的最大频率有严格的要求，但是在进行设计的过程中，在某些地方或者路径上的设计不符合这个最小延迟要求，这个时候，往往需要利用flip_flop(触发器)资源的调整来改变该设计的整体时序。对于目前的FPGA资源，flip_flop只在输入输出单元，可配置逻辑单元等模块中，在routing资源中不存在对应的flip_flop资源。所以，设计时最短路径是从一个flip_flop经过routing然后到另外的flip_flop。这种情况下，它的延迟是包含从第一个flip_flop到routing之间的组合逻辑延迟t1，以及routing的延迟t2，和routing到第二个flip_flop之间的组合逻辑延迟t3，这三个部分。引入的路径相对比较长，一般情况下，能够满足需要，但是遇到高速信号时，这种结构可能无法满足设计的需求。
技术实现思路
本专利技术解决的主要技术问题是：本专利技术提供了一种FPGA电路以及设计方法，解决了现有的FPGA设计中对于设计关键路径延迟较长，无法达到对于高速信号电路设计的设计要求的技术问题。为解决上述技术问题，本专利技术采用以下技术方案：本专利技术提供了一种FPGA电路，包括：输入输出单元、布线单元和可配置逻辑单元，所述布线单元包括第一多路选择器；所述可配置逻辑单元包括组合逻辑电路；所述第一多路选择器的输入端与所述输入输出单元的输出端连接，所述第一多路选择器的输出端与所述组合逻辑电路的输入端之间通过寄存器电路直接连接。在本专利技术的另一实施例中，所述寄存器电路设置于所述布线单元中，所述寄存器电路的输入端与所述第一多路选择器的输出端连接，所述寄存器电路的输出端与所述组合逻辑电路的输入端连接。在本专利技术的另一实施例中，所述布线单元还包括：缓冲器单元和第二多路选择器；所述缓冲单元，用于接收所述第一多路选择器输出的输出信号，并将所述输出信号作为第二输出信号发送至所述第二多路选择器；所述寄存器，用于将所述输出信号作为第一输出信号发送至所述第二多路选择器；所述第二多路选择器，用于接收选择信号，并当所述选择信号为指示选取所述第一输出信号的第一选择信号时，从所述第一输出信号和所述第二输出信号中选取所述第一输出信号发送至所述组合逻辑电路；当所述选择信号为指示选取所述第二输出信号的第二选择信号时，从所述第一输出信号和所述第二输出信号中选取所述第二输出信号发送至所述组合逻辑电路。在本专利技术的另一实施例中，所述寄存器设置于所述可配置逻辑单元中，所述第一多路选择器将输出的所述输出信号直接发送至所述可配置逻辑单元中的寄存器，所述寄存器将接收到的所述输出信号发送至所述组合逻辑电路。在本专利技术的另一实施例中，所述寄存器由至少一个触发器组成。为了解决上述技术问题，本专利技术还提供了一种FPGA电路设计方法，所述FPGA电路包括输入输出单元、布线单元和可配置逻辑单元，所述方法包括：在所述布线单元上设置第一多路选择器，在所述可配置逻辑单元上设置组合逻辑电路；在所述第一多路选择器与所述组合逻辑电路之间设置寄存器电路，并将所述寄存器电路的输入端与所述输入输出单元的输出端连接，所述寄存器电路的输出端与所述组合逻辑电路的输入端连接。在本专利技术的另一实施例中，所述通过在所述第一多路选择器与所述组合逻辑电路之间设置寄存器电路包括：将所述寄存器电路设置于所述布线单元中，通过所述寄存器电路将所述第一多路选择器输出的输出信号发送至所述组合逻辑电路。如权利要求6所述的FPGA电路设计方法，其特征在于，所述通过在所述第一多路选择器与所述组合逻辑电路之间设置寄存器电路还包括：将所述寄存器设置于所述可配置逻辑单元中，所述第一多路选择器将输出的所述输出信号直接发送至所述可配置逻辑单元中的寄存器，所述寄存器将接收到的所述输出信号发送至所述组合逻辑电路。在本专利技术的另一实施例中，当将所述寄存器设置于所述布线单元中时，还包括：在所述布线单元中设置缓冲单元和第二多路选择器；通过所述缓冲单元接收所述第一多路选择器输出的输出信号，并将所述输出信号作为第二输出信号发送至第二多路选择器；所述寄存器将所述输出信号作为第一输出信号发送至所述第二多路选择器；所述第二多路选择器接收选择信号选择将所述第一输出信号或者第二输出信号发送至所述组合逻辑电路。在本专利技术的另一实施例中，所述第二多路选择器接收选择信号选择将所述第一输出信号或者第二输出信号发送至所述组合逻辑电路具体包括：当所述选择信号为指示选取所述第一输出信号的第一选择信号时，从所述第一输出信号和所述第二输出信号中选取所述第一输出信号发送给所述组合逻辑电路；当所述选择信号为指示选取所述第一输出信号的第一选择信号时，从所述第一输出信号和所述第二输出信号中选取所述第一输出信号发送至所述组合逻辑电路。本专利技术的有益效果：本专利技术提供了一种FPGA电路及其设计方法，通过第一多路选择器将输入输出单元输出信号发送至所述寄存器电路，所述寄存器电路将所述输出信号发送至组合逻辑电路，通过设置寄存器电路将所述输出信号从输入输出单元输出端直接发送给组合逻辑电路，使得将由原来的输入输出寄存器到可配置逻辑单元寄存器的关键路径替换为由输入输出寄存器到寄存器电路的关键路径。进一步地，所述寄存器电路为设置在布线单元中，这样的设置使得关键路径改变为从输入输出单元直接到布线单元中的寄存器电路，也即是相当于将可配置逻辑单元中的寄存器提前至布线单元中，从而有效地缩短了两寄存器本文档来自技高网...

【技术保护点】
一种FPGA电路，其特征在于，包括：输入输出单元、布线单元和可配置逻辑单元，所述布线单元包括第一多路选择器；所述可配置逻辑单元包括组合逻辑电路；所述第一多路选择器的输入端与所述输入输出单元的输出端连接，所述第一多路选择器的输出端与所述组合逻辑电路的输入端之间通过寄存器电路直接连接。

【技术特征摘要】
1.一种FPGA电路，其特征在于，包括：输入输出单元、布线单元
和可配置逻辑单元，所述布线单元包括第一多路选择器；所述可配置逻辑单
元包括组合逻辑电路；
所述第一多路选择器的输入端与所述输入输出单元的输出端连接，所述
第一多路选择器的输出端与所述组合逻辑电路的输入端之间通过寄存器电
路直接连接。
2.如权利要求1所述的FPGA电路，其特征在于，所述寄存器电路
设置于所述布线单元中，所述寄存器电路的输入端与所述第一多路选择器的
输出端连接，所述寄存器电路的输出端与所述组合逻辑电路的输入端连接。
3.如权利要求2所述的FPGA电路，其特征在于，所述布线单元还
包括：缓冲器单元和第二多路选择器；
所述缓冲单元，用于接收所述第一多路选择器输出的输出信号，并将所
述输出信号作为第二输出信号发送至所述第二多路选择器；
所述寄存器，用于将所述输出信号作为第一输出信号发送至所述第二多
路选择器；
所述第二多路选择器，用于接收选择信号，并当所述选择信号为指示选
取所述第一输出信号的第一选择信号时，从所述第一输出信号和所述第二输
出信号中选取所述第一输出信号发送至所述组合逻辑电路；
当所述选择信号为指示选取所述第二输出信号的第二选择信号时，从所
述第一输出信号和所述第二输出信号中选取所述第二输出信号发送至所述
组合逻辑电路。
4.如权利要求1所述的FPGA电路，其特征在于，所述寄存器设置
于所述可配置逻辑单元中，所述第一多路选择器将输出的所述输出信号直接
发送至所述可配置逻辑单元中的寄存器，所述寄存器将接收到的所述输出信
号发送至所述组合逻辑电路。
5.如权利要求1-5任一项所述的FPGA电路，其特征在于，所述寄

\t存器由至少一个触发器组成。
6.一种FPGA电路设计方法，所述FPGA电路包括输入输出单元、
布线单元和可配置逻辑单元，其特征在于，所述方法包括：
在所述布线单元上设置第一多路选择器，在所述可配置逻辑单元上设置
组...

【专利技术属性】
技术研发人员：刘贝贝，
申请(专利权)人：深圳市同创国芯电子有限公司，
类型：发明
国别省市：广东;44