【技术实现步骤摘要】
本专利技术涉及数据转化
，特别涉及一种用于数据串行传输的并串、串并转换装置。
技术介绍
随着现代科技的发展，数据传输技术也得到了长足的发展，在数据传输的过程中，随着时钟频率越来越高，并行传输时，并行导线之间的相互干扰越来越严重，并行传输方式发展到了瓶颈。而串行传输采用差分信号(differentialsignal)传输技术，有效地克服了因天线效应对信号传输线路形成的干扰，以及传输线路之间的串扰，使得串行传输能够获得很高的数据传输率，而受到广泛应用。现有的现场可编程门阵列(FieldProgrammableGateArray，简称“FPGA”)技术中，为了实现数据的串行传输，往往会先将电路中的并行数据转化成串行数据进行传输，再在传输结束时将串行数据重新转化为并行数据。其中，为了实现并串、串并转换，需要先将数据先放入保持寄存器，然后通过控制信号在放进移位寄存器中进行缓存，最后通过计数器产生来输出信号来将数据进行输出。但是依靠移位寄存器来缓存数据，存在以下问题：控制信号复杂。在FPGA设计中，控制信号不仅控制时钟频率的切换还要负责数据移位寄存器的移位、数据的缓冲、输出的计数控制等，这样会增加控制信号的复杂度。FPGA中控制信号是由组合电路构成，在高频时钟系统中控制信号会出现毛刺和误操作。时钟可调性小。现有的FPGA设计中串并转换和并串转换中的输入时钟和输出时钟比是固定不变的，在遇到数据延时...
【技术保护点】
一种用于数据串行传输的并串、串并转换装置，其特征在于，包括：接收并行数据并将并行数据转换为串行数据输出的并串转换单元(1)，和接收串行数据并将串行数据转化为并行数据输出的串并转换单元(2)，所述并串转换单元(1)包括：第一保持寄存器(11)，用于缓存外部电路传输的并行数据；第一移位寄存器(12)，用于将所述第一保持寄存器(11)中缓存的并行数据转换成串行数据；第一先进先出存储器(13)，用于缓存所述第一移位寄存器(12)生成的串行数据，并采用与写时钟不同的读时钟来控制缓存数据的输出；所述串并转换单元(2)包括：第二先进先出存储器(21)，用于缓存外部电路传输的串行数据，并采用与写时钟不同的读时钟来控制缓存数据的输出；第二移位寄存器(22)，用于将所述第二先进先出存储器(21)中缓存的串行数据转换成并行数据；第二保持寄存器(23)，用于缓存所述第二移位寄存器(22)中生成的并行数据。
【技术特征摘要】
1.一种用于数据串行传输的并串、串并转换装置，其特征在于，包括：接
收并行数据并将并行数据转换为串行数据输出的并串转换单元(1)，和接收串
行数据并将串行数据转化为并行数据输出的串并转换单元(2)，
所述并串转换单元(1)包括：
第一保持寄存器(11)，用于缓存外部电路传输的并行数据；
第一移位寄存器(12)，用于将所述第一保持寄存器(11)中缓存的并行数
据转换成串行数据；
第一先进先出存储器(13)，用于缓存所述第一移位寄存器(12)生成的串
行数据，并采用与写时钟不同的读时钟来控制缓存数据的输出；
所述串并转换单元(2)包括：
第二先进先出存储器(21)，用于缓存外部电路传输的串行数据，并采用与
写时钟不同的读时钟来控制缓存数据的输出；
第二移位寄存器(22)，用于将所述第二先进先出存储器(21)中缓存的串
行数据转换成并行数据；
第二保持寄存器(23)，用于缓存所述第二移位寄存器(22)中生成的并行
数据。
2.根据权利要求1所述的装置，其特征在于，在所述并串转换单元(1)
中，外部电路的第一引脚(DataInValid)与所述第一保持寄存器(11)的第一引
脚(Valid)电连接，来控制外部电路中的并行数据写入所述第一保持寄存器(11)
中；所述第一移位寄存器(12)的第一引脚(Valid)与所述第一先进先出存储
器(13)的第一引脚(WCtr)电连接，当所述第一移位寄存器(12)将并行数
据转换成串行数据时，其第一引脚(Valid)会产生写入控制信号，以控制所述
第一先进先出存储器(13)写入串行数据；当所述第一先进先出存储器(13)
中写入串行数据时，其第二引脚(REmpty)和第三引脚(Usageing)分别产生
非空信号和Usageing信号，所述Usageing信号表示所述第一先进先出存储器
(13)中储存串行数据的Bit数，外部电路通过非空信号和Usageing信号来控
制所述第一先进先出存储器(13)中缓存的串行数据的输出。
3.根据权利要求2所述的装置，其特征在于，所述第一先进先出存储器(13)
\t采用同步模式或者异步模式工作，所述第一保持寄存器(11)的第二引脚(clk)
与外部电路中连通并行数据的时钟信号的第二引脚(DataInClk)电连接，所述
第一移位寄存器(12)的第二引脚(clk)和所述第一先进先出存储器(13)的
第四引脚(Wclk)均与外部电路中连通写时钟信号的第三引脚(DataWClk)电
连接，所述第一先进先出存储器(13)的第五引脚(Rclk)与外部电路中连通读
时钟信号的第三引脚(DATARClk)电连接。
4.根据权利要求3所述的装置，其特征在于，当所述第一先进先出存储器
(13)采用同步模式时，外部电路的第二引脚(DataInClk)连通的并行数据的
时钟信号频率fDataInClk、并行数据位宽N、所述第一先进先出存储器(13)的第
四引脚(Wclk)接收的写时钟信号频率fWclk、以及所述第一先进先出存储器(13)
的第五引脚(Rclk)接收的读时钟信号频率fRclk之间存在如下关系：
fDataInClkfWclk=fDataInClkfRclk=N;]]>所述第一先进先出存储器(13)的第六引脚(Wfull)分别与所述第一保持
寄存器(11)的第三引脚(Full)和所述第一移位寄存器(12)的第三引脚(Full)
连接，当所述第一先进先出存储器(13)的第六引脚(Wfull)产生满标识时，
会控制所述第一保持寄存器(11)和所述第一移位寄存器(12)暂停串行数据
的输入。
5.根据权利要求3所述的装置，其特征在于，当...
【专利技术属性】
技术研发人员：张科峰，彭习武，
申请(专利权)人：武汉芯泰科技有限公司，
类型：发明
国别省市：湖北;42
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。