内埋式元件封装结构及其制作方法技术

本发明专利技术提供一种内埋式元件封装结构及其制作方法，包括第一可挠性电路板、第二可挠性电路板、元件以及线路连接结构。第二可挠性电路板与第一可挠性电路板对向设置，其中第一可挠性电路板与第二可挠性电路板之间具有间隙。元件埋设在间隙内。线路连接结构包括连接层以及第一连接线路层。连接层连接第一可挠性电路板与第二可挠性电路板，并填入间隙内以包覆元件。第一连接线路层位于连接层的上表面上，其中第一可挠性电路板与第二可挠性电路板分别通过第一连接线路层电性连接至元件。

【技术实现步骤摘要】

本专利技术是有关于一种封装结构及其制作方法，且特别是有关于一种内埋式元件封装结构及其制作方法。
技术介绍
印刷电路板大致上可分为刚性(rigid)电路板以及可挠性(flexible)电路板(或称软板)，其中可挠性电路板是由软质介电材料所支撑的一种线路板，适于应用在连续性动态弯折的产品中。目前运用于液晶显示器驱动IC的封装、便携式电子产品以及穿戴式电子产品上尤其广泛，例如智能型手表、智能型手机、平板计算机、笔记型计算机及数码相机等。通常而言，可挠性电路板的设计是将元件接合在软质介电材料上的线路层，由于软质介电材料具有可挠曲的特性，因此较不利于将元件接合在其上。另一方面，刚性电路板与可挠性电路板之间，或者是可挠性电路板与可挠性电路板之间大多是以连接器作为连接的界面。然而，通过连接器来连接刚性电路板与可挠性电路板，或者是连接可挠性电路板与可挠性电路板，势必会耗费掉一部分的配置空间，使得整体结构的体积无法有效缩减，进而不利于应用在薄型化设计的电子产品当中。
技术实现思路
本专利技术提供一种内埋式元件封装结构，其具有较薄的厚度。本专利技术提供一种内埋式元件封装结构的制作方法，其能降低封装结构的整体厚度。本专利技术提出一种内埋式元件封装结构，包括第一可挠性电路板、第二可挠性电路板、元件以及线路连接结构。第二可挠性电路板与第一可挠性电路板对向设置，其中第一可挠性电路板与第二可挠性电路板之间具有间隙。元件埋设在间隙内。线路连接结构包括连接层以及第一连接线路层。连接层连接第一可挠性电路板与第二可挠性电路板，并填入间隙内以包覆元件。第一连接线路层位于连接层的上表面上，其中第一可挠性电路板与第二可挠性电路板分别通过第一连接线路层电性连接至元件。在本专利技术的实施例中，上述的内埋式元件封装结构还包括与第一可挠性电路板并列设置的第三可挠性电路板。第三可挠性电路板通过连接层连接第一可挠性电路板与第二可挠性电路板，其中线路连接结构还包括位于连接层的下表面上的第二连接线路层，且第三可挠性电路板电性连接至第二连接线路层。本专利技术提出一种内埋式元件封装结构的制作方法，其包括以下步骤。提供对向设置的至少两个可挠性基材，并使前述至少两个可挠性基材之间具有间隙，其中各个可挠性基材上形成有相对的第一导电层与第二导电层。将元件埋设在间隙内。提供第一介电材料层与第二介电材料层，分别位于前述至少两可挠性基材的相对两侧，其中第一介电材料层上形成有第三导电层，且第二介电材料层上形成有第四导电层。使第一介电材料层朝向间隙移动以压合至前述至少两可挠性基材的第一导电层，并使第二介电材料层朝向间隙移动以压合至前述至少两可挠性基材的第二导电层。部分第一介电材料层与部分第二介电材料层分别填入间隙内而相互连接，以形成连接层。连接层连接前述至少两可挠性基材并包覆元件。图案化第三导电层以形成第一连接线路层。形成多个导电盲孔在连接层，以电性连接各个第一导电层与第一连接线路层以及电性连接元件与第一连接线路层。在本专利技术的一实施例中，上述的内埋式元件封装结构的制作方法还包括在形成这些导电盲孔在连接层之后，图案化各个可挠性基材上的第一导电层与第二导电层，以分别形成第一图案化线路层与第二图案化线路层。在本专利技术的一实施例中，上述的内埋式元件封装结构的制作方法还包括在图案化各个可挠性基材上的第一导电层与第二导电层之后，形成覆盖层在这些第一图案化线路层上以及第一连接线路层上，其中覆盖层暴露出部分第一连接线路层。在本专利技术的实施例中，上述的内埋式元件封装结构的制作方法还包括在图案化各个可挠性基材上的第一导电层与第二导电层之后，形成覆盖层在这些第二图案化线路层上以及第四导电层上。在本专利技术的实施例中，上述的内埋式元件封装结构的制作方法还包括在形成覆盖层在这些第二图案化线路层上以及第四导电层上之后，形成补强板在覆盖层上，其中补强板对应于连接层而设置，且覆盖层位于连接层与补强板之间。在本专利技术的实施例中，上述的内埋式元件封装结构的制作方法还包括在将元件埋设在间隙内之前，形成至少一导电通孔在各个可挠性基材，以电性连接各个可挠性基材上的第一导电层与第二导电层。接着，图案化各个可挠性基材上的第一导电层与第二导电层，以分别形成第一图案化线路层与第二图案化线路。在本专利技术的实施例中，上述的内埋式元件封装结构的制作方法还包括在图案化各个可挠性基材上的第一导电层与第二导电层之后，形成第一覆盖层在这些第一图案化线路层上以及形成第二覆盖层在这些第二图案化线路层上。部分导电盲孔贯穿第一覆盖层以电性连接至第一图案化线路层，且又一部分导电盲孔贯穿第二覆盖层以电性连接至第二图案化线路层的其中至少一个。在本专利技术的一实施例中，上述的内埋式元件封装结构的制作方法还包括在图案化第三导电层的同时，图案化第四导电层以形成第二连接线路层。第二连接线路层通过贯穿第二覆盖层的导电盲孔的其中至少一个电性连接至第二图案化线路层的其中至少一个。基于上述，在本专利技术的内埋式元件封装结构及其制作方法中，可通过线路连接结构作为两对向设置的可挠性电路板的连接界面，其中元件(例如主动元件或被动元件)可埋设在前述两对向设置的可挠性电路板之间的间隙内，并由填入前述间隙内的线路连接结构的连接层所包覆。另一方面，前述元件可通过线路连接结构的连接线路层电性连接至前述各个可挠性电路板。因此，相较于现有技术将元件接合于软质介电材料上的线路层，并通过连接器连接两对向设置的可挠性电路板而言，本专利技术的内埋式元件封装结构及其制作方法能有效降低封装结构的整体厚度，以应用在薄型化设计的电子产品中。为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。附图说明图1A至图1I是本专利技术一实施例的内埋式元件封装结构的制作流程示意图；图2A至图2J是本专利技术另一实施例的内埋式元件封装结构的制作流程示意图。附图标记说明：100、100A：内埋式元件封装结构；110：第一可挠性电路板；110’：第三可挠性电路板；111、121：可挠性基材；111a、121a：导电通孔；112、122：第一导电层；112a、122a：第一图案化线路层；113、123：第二导电层；113a、123a：第二图案化线路层；120：第二可挠性电路板；130：元件；140：线路连接结构；141：第一介电材料层；...

【技术保护点】
一种内埋式元件封装结构，其特征在于，包括：第一可挠性电路板；第二可挠性电路板，与该第一可挠性电路板对向设置，其中该第一可挠性电路板与该第二可挠性电路板之间具有间隙；元件，埋设在该间隙内；以及线路连接结构，包括：连接层，连接该第一可挠性电路板与该第二可挠性电路板，并填入该间隙内以包覆该元件；以及第一连接线路层，位于该连接层的上表面上，其中该第一可挠性电路板与该第二可挠性电路板分别通过该第一连接线路层电性连接至该元件。

【技术特征摘要】
1.一种内埋式元件封装结构，其特征在于，包括：
第一可挠性电路板；
第二可挠性电路板，与该第一可挠性电路板对向设置，其中该第一可挠
性电路板与该第二可挠性电路板之间具有间隙；
元件，埋设在该间隙内；以及
线路连接结构，包括：
连接层，连接该第一可挠性电路板与该第二可挠性电路板，并填入该间
隙内以包覆该元件；以及
第一连接线路层，位于该连接层的上表面上，其中该第一可挠性电路板
与该第二可挠性电路板分别通过该第一连接线路层电性连接至该元件。
2.根据权利要求1所述的内埋式元件封装结构，其特征在于，还包括：
第三可挠性电路板，与该第一可挠性电路板并列设置，并通过该连接层
连接该第一可挠性电路板与该第二可挠性电路板，其中该线路连接结构还包
括位于该连接层的下表面上的第二连接线路层，且该第三可挠性电路板电性
连接至该第二连接线路层。
3.一种内埋式元件封装结构的制作方法，其特征在于，包括：
提供对向设置的至少两可挠性基材，并在该至少两可挠性基材之间具有
间隙，其中各该可挠性基材上形成有相对的第一导电层与第二导电层；
将元件埋设在该间隙内；
提供第一介电材料层与第二介电材料层，分别位于该至少两可挠性基材
的相对两侧，其中该第一介电材料层上形成有第三导电层，且该第二介电材
料层上形成有第四导电层；
使该第一介电材料层朝向该间隙移动以压合至该至少两可挠性基材的该
些第一导电层，并使该第二介电材料层朝向该间隙移动以压合至该至少两可
挠性基材的该些第二导电层，部分该第一介电材料层与部分该第二介电材料
层的分别填入该间隙内而相互连接以形成一连接层，该连接层该连接该至少
两可挠性基材并包覆该元件；
图案化该第三导电层以形成第一连接线路层；以及
形成多个导电盲孔在该连接层，以电性连接各该第一导电层与该第一连

\t接线路层以及电性连接该元件与该第一连接线路层。
4.根据权利要求3所述的内埋式元件封装结构的制作方法，其特征在于，
还包括：
在形成该些导电盲孔于该连接层之后，图案化各该可挠性基材上的该第
一导电层...

【专利技术属性】
技术研发人员：余丞博，李国维，
申请(专利权)人：欣兴电子股份有限公司，
类型：发明
国别省市：中国台湾;71