阵列基板及其制作方法、显示器件技术

本发明专利技术涉及显示技术领域，公开了一种阵列基板及其制作方法、显示器件。所述阵列基板的数据线在基底上的投影与像素电极在基底上的投影存在交叠区域，能够有效防止像素区域漏光，提高显示器件的显示品质。相对于现有技术，还能够增加像素的开口率。

【技术实现步骤摘要】

本专利技术涉及显示
，特别是涉及一种阵列基板及其制作方法、显示器件。
技术介绍
在薄膜晶体管液晶显示器件中，双栅显示技术因其具有低功耗、低成本，而得到广泛应用。如图1所示，双栅显示技术具体为：在阵列基板上，相邻两行像素区域之间具有两条栅线20，相邻两条数据线10之间具有两列像素区域。同一行像素区域，奇数像素的薄膜晶体管30的栅电极与同一栅线20连接，偶数像素的薄膜晶体管30的栅电极与另一栅线20连接，相邻两列像素区域的薄膜晶体管30的源电极与同一数据线10连接。相对于单栅显示技术(如图2所示)，双栅显示技术栅线的数量加倍，数据线的数量减半。传统的显示面板容易有漏光现象，影响显示品质。
技术实现思路
本专利技术提供一种阵列基板及其制作方法、显示器件，用以解决显示器件受到撞击时，像素区域的周边容易出现漏光的问题。为解决上述技术问题，本专利技术实施例中提供一种阵列基板，包括设置在一基底上的栅线和数据线，所述栅线和数据线限定出多个像素区域，所述阵列基板还包括位于所述像素区域的像素电极，每一像素区域中，所述数据线在所述基底上的投影与所述像素电极在所述基底上的投影存在交叠区域。本专利技术实施例中还提供一种显示器件，包括如上所述的阵列基板。本专利技术实施例中还提供一种如上所述的阵列基板的制作方法，包括：在一基底上形成栅线和数据线，限定多个像素区域；在所述像素区域形成像素电极，每一像素区域中，所述数据线在所述基底上的投影与所述像素电极在所述基底上的投影存在交叠区域。本专利技术的上述技术方案的有益效果如下：上述技术方案中，设置数据线在基底上的投影与像素电极在基底上的投影存在交叠区域，能够有效防止像素区域与数据线对应的周边漏光，提高显示器件的显示品质。相对于现有技术，还能够增加像素的开口率。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。图1表示双栅结构的阵列基板的结构示意图；图2表示单栅结构的阵列基板的结构示意图；图3表示本专利技术实施例中单栅结构的阵列基板的局部结构示意图；图4表示图3沿A-A的剖视图；图5表示图3沿B-B的剖视图。图6表示本专利技术实施例中双栅结构的阵列基板的局部结构示意图；图7表示图6沿A-A的剖视图；图8表示图6沿B-B的剖视图。具体实施方式下面将结合附图和实施例，对本专利技术的具体实施方式作进一步详细描述。以下实施例用于说明本专利技术，但不用来限制本专利技术的范围。实施例一结合图2、图3-图5所示，本实施例中的阵列基板为单栅结构，包括设置在一基底101上的栅线20和数据线10，栅线20和数据线10限定出多个像素区域。所述阵列基板还包括位于所述像素区域的像素电极1。每一像素区域中，数据线10在基底101上的投影与像素电极1在基底101上的投影存在交叠区域，能够有效防止像素区域周边漏光。同时，还克服了现有技术中阵列基板与彩膜基板存在对位偏差，需要增加彩膜基板上黑矩阵的面积的问题，能够增加像素的开口率。本专利技术的工作原理为：在像素区域的周边，像素电极1与数据线10之间具有一定间隙，为了防止漏光，会增加彩膜基板上的黑矩阵面积。但是当显示器件受到撞击时，彩膜基板与阵列基板之间会发生错位，导致像素电极1与数据线10之间的间隙不与黑矩阵对应，发生漏光。本专利技术的技术方案通过增加数据线10的宽度，使其与像素电极1在基底101上的投影交叠，从而即使彩膜基板与阵列基板之间发生错位，也不会出现像素区域与数据线10对应的周边漏光的问题。当显示器件采用上述的阵列基板时，能够提高产品的显示品质。本实施例中，数据线10在基底101上的投影与像素电极1在基底101上的投影形成交叠区域，其宽度d为2～3.5um，如图5所示。薄膜晶体管因其功耗低、体积小、工艺成熟等特点，被广泛应用于显示器件中。当所述阵列基板为薄膜晶体管阵列基板时，所述阵列基板还包括位于所述像素区域的薄膜晶体管，所述薄膜晶体管作为开关器件，用于控制显示过程。为了便于描述，设定栅线20沿行方向延伸，数据线10沿列方向延伸。所述单栅结构的薄膜晶体管阵列基板上，相邻两行像素区域之间具有一条栅线20，相邻两数据线10之间具有一列像素区域。每一行像素区域的薄膜晶体管30的栅电极3与同一栅线20电性连接，每一列像素区域的薄膜晶体管30的源电极4与同一数据线10电性连接。薄膜晶体管30的漏电极5与像素电极1电性连接。具体的，栅电极3与栅线20由同一栅金属层制得，并与对应的栅线20为一体结构。源电极4与数据线10由同一源漏金属层制得，并与对应的数据线10为一体结构。漏电极5与像素电极1通过位于两者之间的绝缘层中的过孔6电性接触。具体的显示过程为：通过栅线扫描信号逐行打开每行的薄膜晶体管，然后通过数据线10向像素电极1传输数据信号，像素电极1与公共电极之间形成驱动液晶分子偏转的电场，实现显示。所述公共电极上施加公共电压信号。根据驱动液晶电场的方向，薄膜晶体管液晶显示器件分为垂直电场型和水平电场型。其中，垂直电场型包括扭曲向列型(TN型)。水平电场型包括高级超维场转换型(ADS型)，平面切换型(IPS型)。对于TN型薄膜晶体管液晶显示器件，其公共电极形成在彩膜基板上。为了增加存储电容，阵列基板的每一像素区域中，在像素电极1与栅线20位置对应的周边设置导电图形11，导电图形11上施加公共电压，与像素电极1之间形成存储电容，保证在一帧画面显示时间内，维持像素电极1上的数据电压，提高显示品质。需要说明的是，本专利技术中“每一像素区域中，像素电极的周边”是指位于像素电极1与数据线10，以及像素电极1与栅线20之间的区域，即，每一像素区域中，位于像素电极1外围的区域。为了简化工艺，降低成本，所有像素区域中的导电图形11由同一金属膜层制得。具体的，导电图形11与栅电极3、栅线20由同一栅金属层形成。所述栅金属层的材料为Cu，Al，Ag，Mo，Cr，Nd，Ni，Mn，Ti，Ta，W等金属以及这些金属的合金，可以为单层结构或者多层结构，多层结构比如Cu\\Mo,Ti\\Cu\\Ti，Mo\\Al\\Mo等。由于导电图形11上加载公共电压，为了减小寄生电容，如图4所本文档来自技高网...

【技术保护点】
一种阵列基板，包括设置在一基底上的栅线和数据线，所述栅线与数据线限定出多个像素区域，所述阵列基板还包括位于所述像素区域的像素电极，其特征在于，每一像素区域中，所述数据线在所述基底上的投影与所述像素电极在所述基底上的投影存在交叠区域。

【技术特征摘要】
1.一种阵列基板，包括设置在一基底上的栅线和数据线，所述栅线与数
据线限定出多个像素区域，所述阵列基板还包括位于所述像素区域的像素电极，
其特征在于，每一像素区域中，所述数据线在所述基底上的投影与所述像素电
极在所述基底上的投影存在交叠区域。
2.根据权利要求1所述的阵列基板，其特征在于，每一像素区域中，所
述像素电极与栅线位置对应的周边设置有遮光图形。
3.根据权利要求2所述的阵列基板，其特征在于，所述阵列基板还包括：
位于所述像素区域的薄膜晶体管；
位于所述薄膜晶体管的漏电极和像素电极之间的第一绝缘层，所述第一绝
缘层为有机膜层，所述像素电极通过所述第一绝缘层中的过孔与所述漏电极电
性连接；
所述遮光图形由金属材料制得，所述漏电极对应所述过孔的区域与所述遮
光图形正对，用于形成存储电容。
4.根据权利要求3所述的阵列基板，其特征在于，所有像素区域中，像
素电极与栅线位置对应的周边设置的遮光图形由同一金属膜层制得。
5.根据权利要求4所述的阵列基板，其特征在于，所述遮光金属图形由
栅金属材料制得。
6.根据权利要求1所述的阵列基板，其特征在于，所述交叠区域的宽度

【专利技术属性】
技术研发人员：汪锐，邱海军，尚飞，金在光，李少茹，许卓，
申请(专利权)人：京东方科技集团股份有限公司，重庆京东方光电科技有限公司，
类型：发明
国别省市：北京;11