本发明专利技术涉及一种在伺服系统中的串行编码器通信时数据采集同步的方法，解决了现有技术的不足，技术方案为：包括步骤一：主机中的ePWM定时器产生同步信号，主机将同步信号发送给FPGA，步骤二：经过延迟之后，主机中的ePWM定时器触发ADC启动电流采样，步骤三：FPGA收到DSP发出的同步信号后，向编码器请求数据，当FPGA根据获取的编码器数据准备好后，发出数据准备好信号通知主机，主机开始接受FPGA数据，步骤四：主机收到的FPGA数据进行转子磁场定向运算，当主机的转子磁场定向运算完成后更改ePWM定时器的寄存器值，步骤五：一个在伺服系统中的串行编码器通信时数据采集同步的控制周期的信号同步完成。
【技术实现步骤摘要】
本专利技术涉及一种数据采集同步的方法，特别涉及一种在伺服系统中的串行编码器通信时数据采集同步的方法。
技术介绍
在当前伺服系统中，越来越多的场合需要高精度绝对值编码器，因为有些场合需要长距离传输，编码器的通信采用串行接口。串行接口在传输数据包时需要一定的时间，时间长短取决于数据包长度，波特率等因素。现在伺服电机绝大多数是永磁同步电机，控制策略上采用位置环路，速度环路，转矩环路的三闭环控制。转矩环路是伺服系统的内环，该环路响应参数对另外两个环路有着重要影响。伺服系统转矩环路是通过控制永磁同步电机的励磁电流和转矩电流实现的。需要连续不断高速对电机绕组中的电流进行采样，并根据转子位置进行坐标变换解耦。为了保证绕组电流解耦的准确性，绕组电流的采集和转子位置的采集需要保证同一时刻，所以设计一种电流数据采集和转子位置采集的同步方法是必要的。中国专利申请号：CN201410059326.1公开日2014年5月21日，公开了一种数据通信设备CPU收发报文保护系统，包含：接口模块用于接收网络驱动向CPU发送的协议报文；开关控制模块分配各个协议对应的固定带宽，并通过若干个开关函数开关对应的协议；资源分配模块根据网络驱动所发送的协议报文，确定各个协议报文的优先级，并给不同的优先级设置对应的权重；报警模块设置警告阀值，为设定的CPU使用率的报警上限值；本专利技术还提供一种数据通信设备CPU收发报文保护方法。本专利技术能够保证CPU正常的收发包，防止上报CPU的报文数量过多，导致CPU资源被耗尽，造成系统死机；同时，通过查询CPU的利用率和检测报文的当前流量，动态调整上报CPU的带宽，使得CPU资源得到更有效的利用。但是此技术方案，无法连续不断高速对电机绕组中的电流进行采样，不能根据转子位置进行坐标变换解耦。因此为了保证绕组电流解耦的准确性，绕组电流的采集和转子位置的采集需要保证同一时刻，
技术实现思路
本专利技术的目的在于解决上述现有技术存在无法连续不断高速对电机绕组中的电流进行采样，不能根据转子位置进行坐标变换解耦的问题，提供了一种在伺服系统中的串行编码器通信时数据采集同步的方法。本专利技术解决其技术问题所采用的技术方案是：一种在伺服系统中的串行编码器通信时数据采集同步的方法，所述伺服系统包括主机和FPGA、编码器、隔离变压器和总线收发器，所述FPGA与所述主机电连接，所述FPGA依次通过总线收发器与隔离变压器与所述的编码器通信连接，所述在伺服系统中的串行编码器通信时数据采集同步的方法包括以下步骤：步骤一：主机中的ePWM定时器产生同步信号，主机将同步信号发送给FPGA，步骤二：经过延迟之后，主机中的ePWM定时器触发ADC启动电流采样，步骤三：FPGA收到DSP发出的同步信号后，向编码器请求数据，当FPGA根据获取的编码器数据准备好后，发出数据准备好信号通知主机，主机开始接受FPGA数据，步骤四：主机收到的FPGA数据进行转子磁场定向运算，当主机的转子磁场定向运算完成后更改ePWM定时器的寄存器值，步骤五：一个在伺服系统中的串行编码器通信时数据采集同步的控制周期的信号同步完成。采用本专利技术的方法能够实现伺服电机的准确转子磁场定向控制。DSP与FPGA的通信采用SPI同步串行总线，外加DSP发出的同步信号和FPGA发出的数据准备好信号辅助同步。同步信号为DSP发给FPGA的同步信号，该信号的发出由DSP的ePWM定时器触发发出，再经过一定延迟之后，ePWM定时器触发ADC启动采样。FPGA收到DSP发出的同步信号后，向编码器请求数据，当FPGA把数据准备好后，会通过数据准备好信号通知DSP，DSP开始接受数据。DSP收到数据后再进行转子磁场定向运算，运算完成后更改ePWM定时器的寄存器值，一个控制周期的信号同步就此完成。采用本专利技术的方法，不仅可以连续不断高速对电机绕组中的电流进行采样，并同步根据转子位置进行坐标变换解耦。保证绕组电流的采集和转子位置的采集需要保证同一时刻，提高了绕组电流解耦的准确性。作为优选，所述主机为DSP芯片，所述编码器为18位绝对值编码器。作为优选，DSP芯片与FPGA的通信采用SPI同步串行总线和2个IO口通信。伺服驱动器与编码器通信采用HiperfaceDSL通信协议进行通信。该协议符合目前的RS485标准，传输速率达9.216MBd。数据的传输与驱动周期同步，自动同步驱动器周期，实现了驱动器电路的优化，最短周期为12.15μs，减少电缆和布线成本。RS-485是异步串行半双工通信，接口采用差分方式传输，并不需要相对于某个参照点来检测信号，系统需检测两线之间的电位差来识别数据。本方案通过FPGA、RS-485收发器和总线隔离变压器来实现伺服驱动器与反馈编码器的接口。DSP作为伺服运算的核心，为了保证高精度的转子磁场定向控制，需要同步采集电机转子的位置和电机绕组中的电流数据，DSP与FPGA的接口选用SPI总线外加IO口进行辅助同步通信。FPGA的IPcore实现了反馈编码器编码器的通信解码，包括RS-485数据包的接收以及控制周期的同步。作为优选，所述DSP芯片为德州仪器公司F28M35H52C1，所述FPGA为Altera公司EP4CE30F23IN7，所述编码器为德国西克18位绝对值编码器EKS36-2KF0A018A，所述总线收发器为为SN65HVD10D型号的RS-485收发器。作为优选，触发启动ADC电流采样比同步信号发出需要滞后时间ΔT，ΔT为伺服系统电流采样回路的总延时。本专利技术的实质性效果是：采用本专利技术的方法，不仅可以连续不断高速对电机绕组中的电流进行采样，并同步根据转子位置进行坐标变换解耦。保证绕组电流的采集和转子位置的采集需要保证同一时刻，提高了绕组电流解耦的准确性。附图说明图1为本专利技术的一种通信数据流向示意图；图2为采用本专利技术方法的一种时序示意图。具体实施方式下面通过具体实施例，并结合附图，对本专利技术的技术方案作进一步的具体说明。实施例：一种在伺服系统中的串行编码器通信时数据采集同步的方法(参见附图1和附图2)，所述伺服系统包括主机和FPGA、编码器、隔离变压器和总线收发器，所述FPGA与所述主机电连接，所述FPGA依次通过总线收发器与隔离变压器与所述的编码器通信连接，所述在伺服系统中的串行编码器通信时数据采集同步的方法包括以下步骤：步骤一：主机中的ePWM定时器产生同步信号，主机将同步信号发送给<本文档来自技高网...
【技术保护点】
一种在伺服系统中的串行编码器通信时数据采集同步的方法，其特征在于：所述伺服系统包括主机和FPGA、编码器、隔离变压器和总线收发器，所述FPGA与所述主机电连接，所述FPGA依次通过总线收发器与隔离变压器与所述的编码器通信连接，所述在伺服系统中的串行编码器通信时数据采集同步的方法包括以下步骤：步骤一：主机中的ePWM定时器产生同步信号，主机将同步信号发送给FPGA，步骤二：经过延迟之后，主机中的ePWM定时器触发ADC启动电流采样，步骤三：FPGA收到DSP发出的同步信号后，向编码器请求数据，当FPGA根据获取的编码器数据准备好后，发出数据准备好信号通知主机，主机开始接受FPGA数据，步骤四：主机收到的FPGA数据进行转子磁场定向运算，当主机的转子磁场定向运算完成后更改ePWM定时器的寄存器值，步骤五：一个在伺服系统中的串行编码器通信时数据采集同步的控制周期的信号同步完成。
【技术特征摘要】
1.一种在伺服系统中的串行编码器通信时数据采集同步的方法，其特征在
于：所述伺服系统包括主机和FPGA、编码器、隔离变压器和总线收发器，
所述FPGA与所述主机电连接，所述FPGA依次通过总线收发器与隔离变压
器与所述的编码器通信连接，所述在伺服系统中的串行编码器通信时数据
采集同步的方法包括以下步骤：
步骤一：主机中的ePWM定时器产生同步信号，主机将同步信号发送给FPGA，
步骤二：经过延迟之后，主机中的ePWM定时器触发ADC启动电流采样，
步骤三：FPGA收到DSP发出的同步信号后，向编码器请求数据，当FPGA
根据获取的编码器数据准备好后，发出数据准备好信号通知主机，主机开
始接受FPGA数据，
步骤四：主机收到的FPGA数据进行转子磁场定向运算，当主机的转子磁场
定向运算完成后更改ePWM定时器的寄存器值，
步骤五：一个在伺服系统中的串行编码器通信时数据采集同步的控制周期
的信号同步完成。
2.根据权利...
【专利技术属性】
技术研发人员：郝兆礼，曲强，祝闽，刘砚，徐敏珍，白政巧，
申请(专利权)人：杭州娃哈哈精密机械有限公司，
类型：发明
国别省市：浙江;33
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