半导体装置制造方法及图纸

一种半导体装置，具备：第1电极、第2电极、设置在第1电极与第2电极之间的第1导电型第1半导体区域、在第1半导体区域的第1方向上与第1半导体区域交替地设置的含有第2导电型杂质的第2半导体区域、设置在第2半导体区域内的第1绝缘体区域、设置在第1半导体区域上的第3电极、和设置在第3电极的周围的第2绝缘体区域。

【技术实现步骤摘要】
相关申请的交叉引用本申请基于并主张2015年9月10日申请的在先日本专利申请2015－178459号的优先权，其内容整体通过引用而包含于此。
这里说明的实施方式整体上涉及半导体装置。
技术介绍
作为兼顾高耐压和低导通电阻的电力控制用半导体装置，有具备超结构造(以下还称为“SJ构造”)的纵型MOSFET(MetalOxideSemiconductorFieldEffectTransistor)，该超结构造的的纵型MOSFET在n型(或p型)的半导体层中埋入p型(或n型)的半导体层，使n型区域和p型区域交替地排列。在SJ构造中，通过使n型区域所包含的n型杂质量和p型区域所包含的p型杂质量相等，虚拟地制作非掺杂区域并实现高耐压。同时，通过在高杂质浓度区域流过电流，从而能够实现低导通电阻。作为形成SJ构造的一方法，例如有在n型的半导体层形成沟槽、用p型的半导体埋入该沟槽内来设置p型的半导体层的方法。但是，通过该方法，在p型的半导体层内容易形成空洞部(空孔(日语：空孔)，空隙(void))。
技术实现思路
本专利技术在于提供一种能够实现超结构造的特性稳定的半导体装置。根据一实施方式，半导体装置具备：第1电极、第2电极、设置在第1电极与第2电极之间的第1导电型第1半导体区域、在第1半导体区域的第1方向上与第1半导体区域交替地设置的含有第2导电型杂质的第2半导体区域、设置在第2半导体区域内的第1绝缘体区域、设置在第1半导体区域上的第3电极、和设置在第3电极的周围的第2绝缘体区域。根据上述构成的半导体装置，能够提供一种可实现超结构造的特性稳定的半导体装置。附图说明图1是第一实施方式的半导体装置的示意剖面图。图2是表示在第一实施方式的半导体装置中第2半导体区域的平行于第1方向的方向上的长度与第3半导体区域的平行于第1方向的方向上的长度的关系的示意俯视图。图3是在第一实施方式的半导体装置的制造方法中制造中途的半导体装置的示意剖面图。图4是在第一实施方式的半导体装置的制造方法中制造中途的半导体装置的示意剖面图。图5是在第一实施方式的半导体装置的制造方法中制造中途的半导体装置的示意剖面图。图6是在第一实施方式的半导体装置的制造方法中制造中途的半导体装置的示意剖面图。图7是在第一实施方式的半导体装置的制造方法中制造中途的半导体装置的示意剖面图。图8是第二实施方式的半导体装置的示意剖面图。图9是表示在第三实施方式的半导体装置中第2半导体区域的平行于第1方向的方向上的长度与第3半导体区域的平行于第1方向的方向上的长度的关系的示意俯视图。具体实施方式以下，参照附图说明本专利技术的实施方式。另外，以下的说明中，对相同的部件等赋予相同的符号，对曾经说明过的部件等适当省略其说明。本说明书中，为了表示器件等的位置关系，将附图的上方向记述为“上”，将附图的下方向记述为“下”。本说明书中，“上”、“下”的概念并不一定是表示与重力的朝向的关系的用语。(第一实施方式)本实施方式的半导体装置具备：第1电极、第2电极、设置在第1电极与第2电极之间的第1导电型第1半导体区域、在第1半导体区域的第1方向上与第1半导体区域交替地设置的包含第2导电型杂质的第2半导体区域、设置在第2半导体区域内的第1绝缘体区域、设置在第1半导体区域上的第3电极、和设置在第3电极的周围的第2绝缘体区域。图1是本实施方式的半导体装置100的示意剖面图。图2是表示在本实施方式的半导体装置中第2半导体区域的平行于第1方向的方向上的长度与第3半导体区域的平行于第1方向的方向上的长度的关系的示意俯视图。图2的I－I线剖面图是图1(a)。图2的II－II线剖面图是图1(b)。本实施方式的半导体装置100是具备超结构造的沟槽栅型纵型MOSFET。在图1以及图2中，设第1方向为X轴方向、设相对于X轴方向垂直的1个方向为Y轴方向(第2方向)、设相对于X轴方向以及Y轴方向垂直的方向为Z轴方向。图2的I－I线剖面以及II－II线剖面位于相对于Y轴方向垂直即平行于XZ面的面内。图1(a)以及图1(b)是与半导体装置100的Y轴方向垂直的面内的剖面图，即与XZ面平行的面内的剖面图。此外，换言之，图2是将半导体装置100从Z方向观察的情况下的示意俯视图。半导体装置100具备：第1电极(源极电极)4、第2电极(漏极电极)6、第1导电型第1半导体区域8、第2半导体区域10、第2导电型第6半导体区域12、第7半导体区域14、第1绝缘体区域16、第1空孔18、第3电极(栅极电极)20、第2绝缘体区域(栅极绝缘膜)22、第2导电型第8半导体区域30、第1导电型第9半导体区域32、第2导电型第10半导体区域34、第3半导体区域40、第4半导体区域42、第3绝缘体区域46、第2空孔48、第4绝缘体区域50、势垒金属(barriermetal)52和上表面70。以下，以第1导电型为n型、第2导电型为p型的情况为例进行说明。此外，n+型、n型、n－型的顺序意味着第1导电型的杂质浓度变低。同样，p+型、p型、p－型的顺序意味着第2导电型的杂质浓度变低。第1电极4是半导体装置100的源极电极。第1电极4例如含有铝(Al)。第2电极6是半导体装置100的漏极电极。第2电极6例如含有钒(V)、镍(Ni)、金(Au)、银(Ag)或锡(Sn)。n型第1半导体区域8设置在第1电极4与第2电极6之间，具有上表面70。第1半导体区域8含有包含n型杂质的硅(Si)。n型杂质例如是磷(P)或砷(As)。第1半导体区域8是超结构造的n型的部分。势垒金属52设置在第1电极4与第1半导体区域8之间。势垒金属52防止后述的源极电极4所使用的铝(Al)和硅直接接触从而铝和硅相互扩散的情况。势垒金属52例如包含氮化钛(TiN)、钛(Ti)、钛钨(TiW)。第2半导体区域10在第1半导体区域8的第1方向上与第1半导体区域8交替地设置。第2半导体区域10包含p型杂质。p型杂质例如是硼(B)。第2半导体区域10是超结构造的p型的部分。第2半导体区域10具有p型第6半导体区域12、和分别设置在第6半导体区域12内的第7半导体区域14。p型第6半导体区域12例如含有硅(Si)和p型杂质。第7半导体区域14例如含有i型(非掺杂型)的硅(Si)。第1绝缘体区域16设置在第7半导体区域14内(第2半导体区域10内)。第1绝缘体区域16包含例如氧化硅(SiO2)。第1绝缘体区域16具有设置在第1绝缘体区域16内的第1空孔18。在本实施方式中，在第6半导体区域12内设置有含有i型(非掺杂)硅(Si)的第7半导体区域14。因此，第2半导体区域10的p型杂质浓度从第1半导体区域8朝向第1绝缘体区域16降低，或者在比第1绝缘体区域16靠近第1半导体区域8侧设置有p型杂质浓度高的区域。第3电极20设置在第1半导体区域8上的邻接的第2半导体区域10之间。第3电极20是半导体装置100的栅极电极。第3电极20例如含有多晶硅(Si)。第2绝缘体区域22设置在第3电极20的周围。第2绝缘体区域22是半导体装置100的栅极绝缘膜。第2绝缘体区域22包含例如氧化硅(SiO2)。p型第8半导体区域30设置在第2半导体区域10与第3电极20之间。p型第8半导体区域30是半导体装置10本文档来自技高网...

【技术保护点】
一种半导体装置，具备：第1电极；第2电极；第1导电型第1半导体区域，设置在上述第1电极与上述第2电极之间；含有第2导电型杂质的第2半导体区域，在上述第1半导体区域的第1方向上与上述第1半导体区域交替地设置；第1绝缘体区域，设置在上述第2半导体区域内；第3电极，设置在上述第1半导体区域上；以及第2绝缘体区域，设置在上述第3电极的周围。

【技术特征摘要】
2015.09.10 JP 2015-1784591.一种半导体装置，具备：第1电极；第2电极；第1导电型第1半导体区域，设置在上述第1电极与上述第2电极之间；含有第2导电型杂质的第2半导体区域，在上述第1半导体区域的第1方向上与上述第1半导体区域交替地设置；第1绝缘体区域，设置在上述第2半导体区域内；第3电极，设置在上述第1半导体区域上；以及第2绝缘体区域，设置在上述第3电极的周围。2.如权利要求1记载的半导体装置，上述第2半导体区域的第2导电型杂质浓度从上述第1半导体区域...

【专利技术属性】
技术研发人员：伊藤宽吉，奥村秀树，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：日本;JP