存储器系统技术方案

本发明专利技术的实施方式提供一种能够提升动作可靠性的存储器系统。一实施方式的存储器系统包括控制器、及半导体存储装置。在第1写入动作(PPP mode的选择ZN0)中，对第1列群ZN0写入数据。在第2写入动作(PPP mode的选择ZN3)中，对第2列群ZN3写入数据。半导体存储装置对于写入动作中的动作设定值，在第1写入动作(选择ZN0时)中使用第1设定值，在第2写入动作(选择ZN3时)中使用与所述第1设定值不同的第2设定值。

【技术实现步骤摘要】
相关申请案本申请案享受以日本专利申请2015-179942号(申请日：2015年9月11日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
本专利技术的实施方式涉及一种存储器系统。
技术介绍
已知有存储单元呈三维排列的NAND(NotAND，与非)型闪速存储器。
技术实现思路
本专利技术的实施方式提供一种能够提升动作可靠性的存储器系统。本实施方式的存储器系统包括：半导体存储装置，包含与行及列建立了关联的多个存储单元；以及控制器，对于半导体存储装置，以第1写入动作及第2写入动作中的任一写入动作写入数据。在第1写入动作中，对于任一行地址，将数据写入到与第1列群对应的存储单元中，且将与第2列群对应的存储单元设为写入禁止，该第1列群包含地址连续的第1列及第2列且为所有列的一部分，该第2列群包含地址连续的第3列及第4列且与第1列群为不同列群。在第2写入动作中，将数据写入到与第2列群对应的存储单元中，且将与第1列群对应的存储单元设为写入禁止。半导体存储装置对于写入动作中的字线的动作设定值，在第1写入动作中使用第1设定值，在第2写入动作中使用与第1设定值不同的第2设定值。附图说明图1是第1实施方式的存储器系统的框图。图2是第1实施方式的半导体存储装置所具备的区块的电路图。图3是第1实施方式的半导体存储装置所具备的区块的剖视图。图4是第1实施方式的半导体存储装置中的页面的概念图。图5是第1实施方式的半导体存储装置所具备的条件表格的概念图。图6是表示第1实施方式的控制器的动作的流程图。图7是表示第1实施方式的存储器系统的指令顺序的时序图。图8是表示第1实施方式的存储器系统的指令顺序的时序图。图9是表示第1实施方式的存储器系统的指令顺序的时序图。图10是表示第1实施方式的半导体存储装置的动作的流程图。图11是第1实施方式的半导体存储装置所执行的预验证的概念图。图12是表示第1实施方式的半导体存储装置的写入动作时的各种信号的电压变化的时序图。图13是表示第1实施方式的半导体存储装置的写入动作时的各种信号的电压变化的时序图。图14是第1实施方式的半导体存储装置的示意图。图15是第1实施方式的半导体存储装置的示意图。图16是第1实施方式的半导体存储装置的示意图。图17是表示第1实施方式的半导体存储装置中的与各区域对应的存储单元的阈值分布的变化的示意图。图18是表示第1实施方式的半导体存储装置的字线电压的变化的时序图。图19是第2实施方式的半导体存储装置中的页面的概念图。图20是第2实施方式的半导体存储装置所具备的条件表格的概念图。图21是表示第2实施方式的控制器的动作的流程图。图22是表示第2实施方式的存储器系统的指令顺序的时序图。图23是表示第2实施方式的半导体存储装置的动作的流程图。图24是表示第3实施方式的存储器系统的指令顺序的时序图。图25是表示第3实施方式的半导体存储装置的动作的流程图。图26是表示第1至第3实施方式的变化例的半导体存储装置中的与各区域对应的存储单元的阈值分布的变化的示意图。图27是表示第1至第3实施方式的变化例的半导体存储装置中的与各区域对应的存储单元的阈值分布的变化的示意图。图28是表示第1至第3实施方式的变化例的半导体存储装置中的与各区域对应的存储单元的阈值分布的变化的示意图。具体实施方式以下，参照附图对实施方式进行说明。此外，在以下说明中，对于具有相同功能及构成的构成要素，标注共同的参照符号。1.第1实施方式对第1实施方式的存储器系统进行说明。以下，作为半导体存储装置，列举存储单元三维积层在半导体基板的上方的三维积层型NAND型闪速存储器为例进行说明。1.1关于构成1.1.1关于存储器系统的整体构成首先，使用图1对本实施方式的存储器系统的大致整体构成进行说明。如图所示，存储器系统1具备NAND型闪速存储器100与控制器200。NAND型闪速存储器100与控制器200例如可通过它们的组合构成一个半导体装置，作为其示例可列举如SDTM卡的存储卡或SSD(solidstatedrive，固态驱动器)等。NAND型闪速存储器100具备多个存储单元，非易失地存储数据。控制器200通过NAND总线连接到NAND型闪速存储器100，并通过主机总线连接到主机设备300。而且控制器200控制NAND型闪速存储器100，另外，响应从主机设备300接收到的命令，访问NAND型闪速存储器100。主机设备300例如为数码相机或个人计算机等，主机总线例如为适应SDTM接口的总线。NAND总线进行适应NAND接口的信号的收发。该信号的具体例为地址锁存使能信号ALE、指令锁存使能信号CLE、写入使能信号WEn、读取使能信号REn、待命、忙碌信号RBn、及输入输出信号I/O。信号CLE及ALE是通知NAND型闪速存储器100对NAND型闪速存储器100的输入信号I/O分别为指令及地址的信号。信号WEn是以low(低)电平确证，是用来将输入信号I/O采集到NAND型闪速存储器100的信号。信号REn也是以low电平确证，是用来从NAND型闪速存储器100读出输出信号I/O的信号。待命、忙碌信号RBn是表示NAND型闪速存储器100为待命状态(能够接收来自控制器200的命令的状态)或是忙碌状态(无法接收来自控制器200的命令的状态)的信号，low电平表示忙碌状态。输入输出信号I/O例如为8比特的信号。而且输入输出信号I/O是在NAND型闪速存储器100与控制器200之间收发的数据的实体，为指令、地址、写入数据、读出数据、及NAND型闪速存储器100的状态信息等。1.1.2关于控制器200的构成接着，使用图1，对控制器200的构成进行详细说明。如图1所示，控制器200具备主机接口电路210、内建存储器(RAM(RandomAccessMemory，随机访问存储器))220、处理器(CPU(CentralProcessingUnit，中央处理器))230、缓冲存储器240、及NAND接口电路250。主机接口电路210通过主机总线与主机设备300连接，将从主机设备300接收到的命令及数据分别传送到处理器230及缓冲存储器240。另外，响应处理器230的命令，将缓冲存储器240内的数据传送到主机设备300。处理器230控制控制器200整体的动作。例如处理器230当从主机设备300接收到写入命令时，响应该指令，对NAND接口电路250发出写入命令。在读出及删除时也相同。另外，处理器230执行耗损平均等用来管理NAND型闪速存储器100的各种处理。NAND接口电路250通过NAND总线与NAND型闪速存储器100连接，负责与NAND型闪速存储器100的通信。而且NAND接口电路250基于从处理器230接收到的命令，将信号ALE、CLE、WEn、及REn输出到NAND型闪速存储器100。另外，在写入时，将处理器230所发出的写入指令、及缓冲存储器240内的写入数据作为输入输出信号I/O传送到NAND型闪速存储器100。进而，在读出时，将处理器230所发出的读出指令作为输入输出信号I/O传送到NAND型闪速存储器100，进而，接收从NAND型闪速存储器100读出的数据作为输入输出信号I/O，并将本文档来自技高网...

【技术保护点】
一种存储器系统，其特征在于包括：半导体存储装置，包含与行及列建立了关联的多个存储单元；以及控制器，对于所述半导体存储装置，以第1写入动作及第2写入动作中的任一写入动作写入数据；且在所述第1写入动作中，对于任一行地址，将数据写入到与第1列群对应的存储单元中，且将与第2列群对应的存储单元设为写入禁止，该第1列群包含地址连续的第1列及第2列且为所有列的一部分，该第2列群包含地址连续的第3列及第4列且与所述第1列群为不同列群，在所述第2写入动作中，将数据写入到与所述第2列群对应的存储单元，且将与所述第1列群对应的存储单元设为写入禁止，且所述半导体存储装置对于所述写入动作中的字线的动作设定值，在所述第1写入动作中使用第1设定值，在所述第2写入动作中使用与所述第1设定值不同的第2设定值。

【技术特征摘要】
2015.09.11 JP 2015-1799421.一种存储器系统，其特征在于包括：半导体存储装置，包含与行及列建立了关联的多个存储单元；以及控制器，对于所述半导体存储装置，以第1写入动作及第2写入动作中的任一写入动作写入数据；且在所述第1写入动作中，对于任一行地址，将数据写入到与第1列群对应的存储单元中，且将与第2列群对应的存储单元设为写入禁止，该第1列群包含地址连续的第1列及第2列且为所有列的一部分，该第2列群包含地址连续的第3列及第4列且与所述第1列群为不同列群，在所述第2写入动作中，将数据写入到与所述第2列群对应的存储单元，且将与所述第1列群对应的存储单元设为写入禁止，且所述半导体存储装置对于所述写入动作中的字线的动作设定值，在所述第1写入动作中使用第1设定值，在所述第2写入动作中使用与所述第1设定值不同的第2设定值。2.根据权利要求1所述的存储器系统，其特征在于：所述动作设定值为验证电压。3.根据权利要求1所述的存储器系统，其特征在于：所述动作设定值为编程电压的上升幅度。4.根据权利要求1所述的存储器系统，其特征在于：在所述第1写入动作中，使用第1电压作为验证电压而写入数据，且在所述第2写入动作中，使用与所述第1电压不同的第2电压作为验证电压，将数据写入到与所述第2列群对应的存储单元及与所述第1列群对应的存储单元中，阈值为所述第1电压与第2电压之间的存储单元。5.一种存储器...

【专利技术属性】
技术研发人员：白川政信，安福健太，山家阳，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：日本;JP