本申请提供用于集成电路中粒子检测与错误校正的系统及方法。一种用于检测并校正与原子粒子相关联的错误事件的集成电路，其包括连接到监控电路的错误检测电路。错误检测电路可包括嵌入在集成电路的基板表面下方的粒子感测电路(例如，二极管电路)以及通过导电通孔耦合至粒子感测电路的粒子验证电路(例如，读出放大器)。粒子感测电路可检测并收集由经过集成电路的原子粒子产生的杂散电荷。粒子验证电路可基于由粒子感测电路收集的杂散电荷产生的、表示原子粒子的粒子能量的输出信号。监控电路可基于输出信号识别粒子能量并随后产生错误校正信号，其激活集成电路中的错误校正操作。
【技术实现步骤摘要】
相关申请交叉引用本申请要求2015年9月18日提交的美国专利申请No.14/859,097的优先权，其全文以引用的方式并入本文。
技术介绍
单粒子翻转(SEU)为集成电路(如处理器)中敏感节点处的电荷状态或瞬时电压脉冲。由于高能量粒子轰击处理器的硅基板发生SEU。如果SEU导致顺序存储元件的状态翻转，那么由于SEU能够发生错误，顺序存储元件确定处理器的架构状态，如随机存取存储器(RAM)阵列、寄存器文件和架构状态寄存器。SEU会造成受影响的集成电路故障。随着集成电路特征尺寸减小，集成电路趋向于变得更易受SEU影响，这是集成电路制造中的更重要趋势之一。一般来说，错误检测循环冗余校验(EDCRC)和擦洗电路(scrubbingcircuitry)用于在集成电路中执行SEU检测和校正。然而，这类电路需要复杂的检测电路和电力以执行SEU检测。由于EDCRC和擦洗电路需要扫描整个IC的错误，所以这也花费长时间来检测SEU。这造成EDCRC和擦洗电路在IC上不断地运行，这可能导致较高的功率消耗和电压源噪声。
技术实现思路
根据本专利技术，提供了用于在集成电路中粒子检测和对应的错误校正的系统和方法。应当认识到，本专利技术可以多种方式实现，如方法、装置、系统或设备。下文描述本专利技术的若干专利技术实施例。本专利技术公开了一种具有基板和逻辑电路的集成电路，该逻辑电路包括一组形成在基板的表面处的晶体管。集成电路包括形成在晶体管组的至少一个晶体管下方的粒子感测电路。粒子感测电路可检测经过逻辑电路的宇宙粒子。粒子感测电路可包括二极管电路，其收集由宇宙粒子产生的电荷。集成电路进一步包括粒子验证电路，其响应于借助粒子感测电路检测宇宙粒子而产生错误检测信号。错误检测信号可指示集成电路中已发生的错误。本专利技术公开了一种具有表面和形成在该表面处的至少一个晶体管的集成电路。集成电路包括在集成电路的表面下方的错误检测电路。错误检测电路检测由经过集成电路的原子粒子产生的电荷。集成电路进一步包括监控电路，其识别与原子粒子相关联的粒子能量并且基于由错误检测电路检测的电荷识别集成电路中的错误事件。监控电路可产生错误校正信号，其激活错误校验电路以在集成电路中对与原子粒子相关联的错误事件执行校正性操作。本专利技术公开了一种操作具有带有基板表面的基板的集成电路的方法。该方法包括借助粒子感测电路检测由经过集成电路的粒子产生的杂散电荷。粒子感测电路可嵌入在集成电路的基板表面下方。该方法进一步包括通过使用连接到粒子感测电路的监控电路确定电压扰动是否与检测的杂散电荷相关联来校正集成电路中的错误事件。监控电路可基于识别的粒子能量选择性地校正错误事件。根据附图和优选实施例的以下详细描述，本专利技术的另外的特征、其性质及各种优势将更明显。附图说明图1为根据本专利技术的一个实施例的说明性集成电路的图。图2为根据本专利技术的一个实施例的具有多个晶体管条带的说明性集成电路的顶视图。图3为根据本专利技术的一个实施例的集成电路的说明性集成电路区域的剖面图。图4为根据本专利技术的一个实施例的具有错误检测电路的集成电路的说明性电路。图5为根据本专利技术的一个实施例的用于检测和校正集成电路中的错误事件的说明性步骤的流程图。具体实施方式本文提供的实施例包括用于在集成电路中原子粒子检测和错误校正的系统和方法。然而，对本领域技术人员明显的是，可在没有这些具体细节中的一些或全部细节的情况下实践本示例性实施例。在其它情况下，未详细描述熟知的操作以免不必要地混淆本实施例。图1为根据本专利技术的一个实施例的说明性集成电路10的图。集成电路10具有输入-输出(IO)电路12，用于驱动信号离开集成电路10以及用于经由IO引脚14接收来自其它电路或设备的信号。互连资源16如全局和局部垂直和水平导线和总线，可用于在集成电路10上路由信号。互连资源16包括固定互连件(导线)和可编程互连件(例如，各个固定互连件之间的可编程连接件)。与互连资源16相关联的可编程互连件可被认为是可编程逻辑区域18的一部分。集成电路10含有易失性存储器元件20，其能够使用IO引脚14和IO电路12加载配置数据(也称为编程数据)。一旦加载，则存储器元件各自提供对应的静态控制输出信号，该信号控制可编程逻辑18中的相关联逻辑部件的状态。如果需要，存储器元件20可用在SRAM型存储器阵列中(例如，以在集成电路10的操作期间存储处理电路的数据)。每个存储器元件20可由经配置以形成双稳态电路的多个晶体管形成。借助一种合适的方法，互补金属氧化物半导体(CMOS)集成电路技术用于形成存储器元件20，所以基于CMOS的存储器元件实现在本文被描述为一个示例。如果需要，其它集成电路技术可用于形成存储器元件和集成电路，其中存储器元件用于形成存储器阵列。存储器元件可从外部可擦除可编程只读存储器和控制芯片或其它合适数据源经由IO引脚14和IO电路12加载。加载的CRAM存储器元件20可提供静态控制信号，所述信号被施加到可编程逻辑18中的电路元件(例如，金属氧化物半导体晶体管)的端子(例如，栅极)以控制那些元件(例如，以开启或关闭某些晶体管)并从而配置可编程逻辑18中的逻辑。电路元件可为晶体管(如传输晶体管)、多路复用器的部分、查找表、逻辑阵列、AND逻辑门(与逻辑门)、OR逻辑门(或逻辑门)、NAND逻辑门(与非逻辑门)和NOR逻辑门(或非逻辑门)等。存储器元件20可以以阵列模式布置。在编程操作期间，可通过用户(例如，逻辑设计者)向存储器元件的阵列提供配置数据。一旦加载有配置数据，存储器元件20就选择性地控制可编程逻辑18中的部分电路并且从而定制它的功能，使得它将根据需要操作。集成电路10的电路可使用任何合适的架构组织。例如，集成电路10的逻辑可被组织成一系列行和列的较大可编程逻辑区域，其中的每一个较大可编程逻辑区域含有多个较小的逻辑区域。集成电路10的逻辑资源可通过互连资源16(如相关联的垂直和水平导体)互连。这些导体可包括基本上跨越整个集成电路10的全局导线、跨越部分集成电路10的部分线如半线或四分之一线、具体长度(例如足以互连若干逻辑区)的交错线、较小局部线或任何其它合适的互连资源布置方式。如果需要，集成电路10的逻辑可布置成更多级或层，其中多个大区域互连以形成更大部分逻辑。其它设备布置方式可使用不是布置成行和列的逻辑。当存储器元件20布置成阵列时，水平和垂直导体及相关联的加载电路可用于使用配置数据加载存储器元件。任何合适的存储器阵列架构都可用于加载存储器元件20的阵列。一种合适的布置方式示于图2。图2为根据本专利技术的一个实施例的具有多个晶体管条带的集成电路200的顶视图。集成电路200包括形成在半导体基板(例如基板203)上的多个晶体管条带(或列)(例如，晶体管条带220、221和222)。出于简单描述本专利技术的示例的目的，仅三个晶体管条带(例如，晶体管条带220、221和222)示于图2中。晶体管条带220、221和222可为图1的存储器元件20的阵列的部分。应当注意的是，典型的存储器阵列可，例如具有被布置成数百或数千行和列的数千或数百万个存储器元件20。可设置N型阱区域(例如，N阱区域209)和P型阱区域(例如，P阱区域210)，使得它们为直接邻接的有源器件，如在每个晶体管条带内的晶体管本文档来自技高网...
【技术保护点】
一种具有基板和包括形成在所述基板的表面处的多个晶体管的逻辑电路的集成电路，所述集成电路包括：粒子感测电路，其形成在所述基板内、在所述多个晶体管中的至少一个晶体管下方，其中所述粒子感测电路可操作用于检测经过所述逻辑电路的宇宙粒子；以及粒子验证电路，其响应于借助所述粒子感测电路检测所述宇宙粒子产生检测信号。
【技术特征摘要】
2015.09.18 US 14/859,0971.一种具有基板和包括形成在所述基板的表面处的多个晶体管的逻辑电路的集成电路，所述集成电路包括：粒子感测电路，其形成在所述基板内、在所述多个晶体管中的至少一个晶体管下方，其中所述粒子感测电路可操作用于检测经过所述逻辑电路的宇宙粒子；以及粒子验证电路，其响应于借助所述粒子感测电路检测所述宇宙粒子产生检测信号。2.根据权利要求1所述的集成电路，其中所述检测信号为错误检测信号。3.根据权利要求1所述的集成电路，其中所述粒子感测电路包括收集由所述宇宙粒子产生的电荷的二极管电路。4.根据权利要求3所述的集成电路，其中所述二极管电路植入在所述基板中、在所述多个晶体管的N阱区域下方。5.根据权利要求1所述的集成电路，其中所述粒子感测电路形成在所述多个晶体管的P阱区域内。6.根据权利要求1所述的集成电路，其中所述粒子感测电路通过导电通孔电耦合至所述粒子验证电路。7.根据权利要求1所述的集成电路，其中所述粒子验证电路包括读出放大器。8.根据权利要求1所述的集成电路，其中所述粒子感测电路为多个粒子感测电路中的一个，其中每个粒子感测电路被布置以检测所述集成电路内的所述宇宙粒子的位置。9.根据权利要求8所述的集成电路，其中所述粒子验证电路为多个粒子验证电路中的一个，其中所述多个粒子验证电路中的每个通过对应的导电通孔耦合至所述多个粒子感测电路中的对应一个粒子感测电路。10.一种具有表面和形成在所述表面处的至少一个晶体管的集成电路，所述集成电路包括：在所述集成电路的所述表面下方的错误检测电路，其中所述错误检测电路检测由经过所述集成电路的原子粒子产生的电荷；以及监控电路，其识别与所述原子粒子相关联的粒子能量并且基于由所述错误检测电路检测的所述电荷识别所述集成电路中的错误事件，其中所述监控电路基于所识别的粒子能量选择性地校正所述错误事件。11.根据权利要求10所述的集成电路，其中所述错误检测电路包括二极管电路，其通过收集由所述原子粒子沉积在所述集成电路中的杂散电...
【专利技术属性】
技术研发人员：N·J·加斯帕尔，Y·徐，
申请(专利权)人：阿尔特拉公司，
类型：发明
国别省市：美国;US
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