一种分离式栅闪存结构制造技术

本发明专利技术涉及半导体制造技术领域，尤其涉及一种分离式栅闪存结构，一方面通过将字线栅由厚度更小的金属栅取代以减小字线栅的阻值，并释放空间，以便于通过设置部分位于字线栅之上的控制栅的下表面低于浮栅的上表面使得控制栅与浮栅具有部分的纵向交叠区域，以增加控制栅和浮栅的耦合面积，从而提高了控制栅对浮栅的耦合系数CR，进而提高了闪存写入效率；另一方面通过增大分栅结构和擦除栅之间的隔离层的电介质强度，改善擦除衰退的现象，提高闪存产品质量和可靠性，并通过减小擦除栅的宽度来优化浮栅和擦除栅之间的空间距离以保持浮栅和擦除栅的耦合系数不变。

【技术实现步骤摘要】

本专利技术涉及半导体制造
，尤其涉及一种分离式栅闪存结构。
技术介绍
目前，在分离式栅(splitgate)结构的闪存中，写入(program)效率和擦除速度是两个重要质量指标。控制栅(Controlgate)对浮栅(floatinggate)的耦合系数对写入的速度起着至关重要的作用；在同样的操作条件下，更高的耦合系数能带来更快的写入速度；而浮栅和擦除栅之间的隧穿氧化层的电介质强度对擦除性能的衰退影响至关重要。现有的工艺基于传统的电容结构，即平面型上下极板，实现控制栅对浮栅的耦合作用，给浮栅提供源端热电子注入(Source-sidehotelectroninjection)时必需的电压。耦合效率(系数)受限于极板间距，耦合面积和中间介质介电常数，在保持间距和介电常数的情况下，很难提高耦合系数。擦除时，电子通过F-Ntunneling(Fowler-Nordheimelectrontunneling，福勒一诺德海姆电子遂穿效应)从浮栅穿过隧穿氧化层到达擦除栅。在电场作用下，浮栅拐角(corner)处发生电子遂穿效应(electrontunneling)，每次擦除电子都要从浮栅穿过隧穿氧化层进入擦除栅，在目前的工艺模型中，浮栅和擦除栅之间的隧穿氧化物由普通的高温氧化物(HTO)形成，成膜本征质量及电介质强度(dielectricstrength)较弱，那么在强电场作用下，经过多次循环擦除之后隧穿氧化物会受到损伤，擦除速度会逐渐变慢，造成擦除速度的衰退(Erasedegradation)，这些都是本领域技术人员所不期望看到的。
技术实现思路
针对上述存在的问题，本专利技术公开了一种分离式栅闪存结构，包括：衬底，设置有源区和漏区；擦除栅，设置于所述源区之上；分栅结构，设置于所述源区和漏区之间的所述衬底之上，且所述分栅结构包括浮栅、控制栅以及字线栅；其中，所述控制栅设置于所述浮栅和所述字线栅之上，且部分位于所述字线栅之上的所述控制栅的下表面低于所述浮栅的上表面使得所述控制栅与所述浮栅具有部分纵向交叠区域，以增加所述控制栅和所述浮栅的耦合面积。上述的分离式栅闪存结构，其中，所述字线栅为金属栅。上述的分离式栅闪存结构，其中，所述金属栅比所述控制栅的厚度薄180～220埃。上述的分离式栅闪存结构，其中，所述擦除栅的形状为T形。上述的分离式栅闪存结构，其中，所述分栅结构和所述擦除栅之间设置有隔离层。上述的分离式栅闪存结构，其中，所述隔离层为高介电常数材料(high-Kdielectricmaterial)。上述的分离式栅闪存结构，其中，所述隔离层为氧化物层/高介电常数材料层/氧化物层构成的三明治结构。上述的分离式栅闪存结构，其中，所述擦除栅的宽度为0.15～0.4μm。上述的分离式栅闪存结构，其中，所述字线栅和所述衬底之间设置有栅介质层。上述的分离式栅闪存结构，其中，所述栅介质层的材质为二氧化硅或高介电常数材料。上述专利技术具有如下优点或者有益效果：本专利技术公开了一种分离式栅闪存结构，一方面通过将字线栅(Polygatewordline)由厚度更小的金属栅(metalgate)取代以减小字线栅的阻值，并释放空间，以便于通过设置部分位于字线栅之上的控制栅的下表面低于浮栅的上表面使得控制栅与浮栅具有部分的纵向交叠区域，增加控制栅和浮栅的耦合面积，从而提高了控制栅对浮栅的耦合系数CR(couplingratio)，进而提高了闪存写入效率；另一方面通过增大分栅结构和擦除栅之间的隔离层的电介质强度(dielectricstrength)，改善擦除衰退的现象，提高闪存产品质量和可靠性，并通过减小擦除栅的宽度来优化浮栅和擦除栅之间的空间距离以保持浮栅和擦除栅的耦合系数不变。附图说明通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明及其特征、外形和优点将会变得更加明显。在全部附图中相同的标记指示相同的部分。并未可以按照比例绘制附图，重点在于示出本发明的主旨。图1是本专利技术实施例一中分离式栅闪存结构的结构示意图；图2是本专利技术实施例二中分离式栅闪存结构的结构示意图；图3是本专利技术实施例三中分离式栅闪存结构的结构示意图。具体实施方式下面结合附图和具体的实施例对本专利技术作进一步的说明，但是不作为本专利技术的限定。实施例一：如图1所示，本实施例涉及一种分离式栅闪存结构，该闪存结构包括设置有源区22和漏区21的衬底1、设置于源区22之上的擦除栅7、设置于源区22和漏区21之间的衬底1之上的分栅结构，且该分栅结构包括浮栅5、控制栅6以及字线栅4；其中，控制栅6设置于浮栅5和字线栅4之上，且设置部分位于字线栅4之上的控制栅6的下表面低于浮栅5的上表面使得控制栅6与浮栅5具有部分纵向交叠区域(即控制栅6部分纵向包围浮栅5)，以增加控制栅6和浮栅5的耦合面积，从而可以提高控制栅6对浮栅5的耦合系数，进而提高了闪存写入效率，在本专利技术的实施例中，与传统技术相比，控制栅6和浮栅5在水平面的面积不变。在本专利技术的一个优选的实施例中，上述字线栅4为金属栅，以降低字线栅4的厚度，为控制栅6和浮栅5形成部分纵向交叠区域释放空间，同时减小了字线栅4的阻值；增加了栅场效应(thegatefieldeffect)。在此基础上，进一步的，上述金属栅比控制栅6的厚度薄180～220埃(例如180埃、190埃、200埃或220埃等)。在本专利技术的一个优选的实施例中，上述字线栅4和衬底1之间设置有栅介质层3。在此基础上，进一步的，栅介质层3的材质为二氧化硅，也可以为高介电常数材料，从而可以优化阈值电压(Vt)以及显著的减小选择栅(selectgate，简称SG)(该选择栅即字线栅)的栅介质漏电流。在本专利技术的一个优选的实施例中，上述擦除栅7的形状可以为T形。在本专利技术的一个优选的实施例中，上述分栅结构和擦除栅7之间(也可以说是浮栅5和控制栅6形成的堆叠结构和擦除栅7之间)设置有隔离层8，该隔离层8的材质为氧化物，即该隔离层8为遂穿氧化层。此外，本专利技术增加控制栅6和浮栅5的耦合面积，可以提高控制栅对浮栅的耦合系数，进而提高闪存写入效率的原理如下：1、增加耦合系数的原理：控制栅和浮栅之间的耦合系数的物理公式为：CR=本文档来自技高网...

【技术保护点】
一种分离式栅闪存结构，其特征在于，包括：衬底，设置有源区和漏区；擦除栅，设置于所述源区之上；分栅结构，设置于所述源区和漏区之间的所述衬底之上，且所述分栅结构包括浮栅、控制栅以及字线栅；其中，所述控制栅设置于所述浮栅和所述字线栅之上，且部分位于所述字线栅之上的所述控制栅的下表面低于所述浮栅的上表面使得所述控制栅与所述浮栅具有部分纵向交叠区域，以增加所述控制栅和所述浮栅的耦合面积。

【技术特征摘要】
1.一种分离式栅闪存结构，其特征在于，包括：
衬底，设置有源区和漏区；
擦除栅，设置于所述源区之上；
分栅结构，设置于所述源区和漏区之间的所述衬底之上，且所述
分栅结构包括浮栅、控制栅以及字线栅；
其中，所述控制栅设置于所述浮栅和所述字线栅之上，且部分位
于所述字线栅之上的所述控制栅的下表面低于所述浮栅的上表面使
得所述控制栅与所述浮栅具有部分纵向交叠区域，以增加所述控制栅
和所述浮栅的耦合面积。
2.如权利要求1所述的分离式栅闪存结构，其特征在于，所述
字线栅为金属栅。
3.如权利要求2所述的分离式栅闪存结构，其特征在于，所述
金属栅比所述控制栅的厚度薄180～220埃。
4.如权利要求1所述的分离式栅闪存结构，其特征在于，所述...

【专利技术属性】
技术研发人员：安西琳，周俊，李赟，
申请(专利权)人：武汉新芯集成电路制造有限公司，
类型：发明
国别省市：湖北;42