使用重叠掩膜减少栅极高度变化的方法技术

本申请涉及使用重叠掩膜减少栅极高度变化的方法。该方法包括形成至少一鳍片在半导体衬底中。形成占位栅极结构在上述的鳍片上。该占位栅极结构包括占位材料以及界定在该占位材料的上表面上的帽结构。该帽结构包括设置在该占位材料之上的第一帽层以及设置在该第一帽层之上的第二帽层。实施氧化制程在该第二帽层的至少一部分上以形成氧化区域在该第二帽层的剩余部分之上。移除该氧化区域的一部分以曝露该剩余部分。移除该第二帽层的该剩余部分。移除该第一帽层以曝露该占位材料。以导电材料置换该占位材料。

【技术实现步骤摘要】

本专利技术一般涉及半导体装置的制造，尤指一种使用重叠掩膜减少栅极高度变化的方法。
技术介绍
在现在的集成电路，例如微处理器、存储装置等等，在受限制的芯片区域上提供且操作了非常大数目的电路组件，尤其是晶体管。在使用金属氧化物半导体(MOS)技术的集成电路制造中，提供了典型上运作在切换模式的场效应晶体管(FETs)(NMOS以及PMOS晶体管两者)。也就是说，这些晶体管装置显示出高导电状态(开启状态)以及高阻抗状态(关闭状态)。FETs可采取各种形式以及配置。举例来说，在其他配置中，FETs可能是被称作是平面FET装置或是三维(3D)装置两者的其中一个，例如鳍式场效应晶体管(finFET)装置。场效应晶体管(FET)，不论是NMOS晶体管或是PMOS晶体管，且不论是平面或是3DfinFET装置，典型上包括形成在半导体衬底中的掺杂源/漏极区域，它们是由沟道区域所分开。栅极绝缘层位于该沟道区域之上以及导电栅极电极位于该栅极绝缘层之上。该栅极绝缘层以及该栅极电极有时候可能被称作为该装置的栅极结构。通过施加适当的电压至该栅极电极，该沟道区域变成导电的并且允许电流由该源极区域流向该漏极区域。为了改善FETs的操作速度，并为了增加在集成电路装置上的FETs密度，多年以来装置设计者已大幅减低了FETs的实际尺寸(physicalsize)。更具体而言，FETs的沟道长度已显着的减少，这导致改善了FETs的切换速度。然而，减少该FET的沟道长度也减少了该源极区域以及该漏极区域之间的距离。在一些例子中，该源极区域以及该漏极区域之间分离间隔的减少，使得难以有效地抑制该源极区域与该沟道的电位受到该漏极电位的不利影响。这有时称作为短沟道效应，其中FET作为有源(active)开关的特性被劣化。与具有平面结构的FET相比，称作为finFET的装置具有三围(3D)结构。图1A是示例性现有技术的形成在半导体衬底105之上的finFET半导体装置100的透视图。在这个例子中，finFET装置100包括两个示例性的鳍片110、112，占位(placeholder)栅极结构115(例如，具有底层栅极绝缘层的多晶硅(未图示))，侧壁间隔件120(例如，氮化硅)，以及栅极帽125(例如，氮化硅)。当采用栅极置换制造技术，该占位栅极结构115在之后被置换为高k值(high-k)栅极绝缘层以及一个或更多个金属材料，以作为该装置的栅极电极。鳍片110、112具有三维的设置。被栅极结构115所覆盖的鳍片110、112的部分界定了晶体管装置的沟道区域。绝缘结构130形成在鳍片110、112之间。如图1B所示，在传统制程流程中，位于间隔件120外侧，例如在装置100的该源极/漏极区域的鳍片110、112的该部分，可通过实施一个或更多个外延生长制程以成形外延半导体材料135在鳍片110上以及外延半导体材料140在鳍片112上的方式来增加尺寸。实施在装置100的该源极/漏极区域的鳍片110、112的尺寸增加的制程，是为了减低该源极/漏极区域的电阻及/或使其更容易建立与该源极/漏极区域的电性接触。在一些装置中，例如内存装置，鳍片110与N型晶体管装置相关联，以及鳍片112与P型晶体管装置相关联，而该栅极结构115由该些装置共享。对于不同类型的晶体管装置，采用了不同的外延半导体材料135、140类型。典型上，当外延半导体材料135生长时，使用第一掩膜以遮蔽鳍片112。移除该第一掩膜并采用第二掩膜以遮蔽外延半导体材料135，以允许外延半导体材料140生长于鳍片112上。由于为了移除该掩膜以及不完美对准(imperfectalignment)的蚀刻制程，典型上形成了凸出特征(bumpfeature)145于该第一及第二掩膜的边缘的重叠区域。这凸出特征145可能由该掩膜的残余以及由在帽层125的材料损失所形成。图1C显示finFET装置100以及在该集成电路产品的不同区域的第二finFET装置150的剖面图。图1C的剖面图是取自通过在两晶体管装置100、150的栅极长度方向的鳍片。装置100包括晶体管装置，该晶体管装置具有与共享的栅极结构115不同的类型。由于采用该重叠掩膜以生长该不同的外延材料于不同导电类型的该鳍片上，凸出特征145出现在该装置100的栅极结构115的上方。相反的，装置150代表了具有鳍片的装置，该些鳍片与具有相同导电类型的晶体管装置相关联，因此不使用重叠掩膜且没有出现凸出特征145。在栅极置换技术中，采用平坦化制程以曝露装置100、150两者的占位栅极结构115，使得它们可被移除并以导电材料来置换，该导电材料例如是金属。由于在装置150上不存在凸出特征145，该抛光(polishing)制程更迅速地曝露占位结构115，导致装置150的凹陷(dishing)以及与装置100相较下较低的栅极高度，如图1D所示。类似的差异可能出现在具有不同装置密度的区域，并且导致不同的凸出密度。相较于较高的凸出密度，具有较低凸出密度的区域被较为积极(aggressively)且迅速地平坦化，因此产生更多凹陷且该栅极高度相对地减低。在一些例子中，由于该凸出高度的差异，占位结构115可能不完全曝露，导致在该栅极置换制程中形成缺陷。本专利技术指导各种方法并使得装置可避免，或至少减少，上文所认定的一种或更多种问题的影响。
技术实现思路
为了提供本专利技术的一些样特的基本认知，以下提出本专利技术的简化概要。此概要并非穷尽本专利技术的概貌。这并非旨在认定本专利技术的关键或重要元素或是描绘本专利技术的范围。这唯一的目的是表示在简化形式中的一些概念，该简化形式如同是之后讨论的更多详细描述的序曲。一般而言，本专利技术是指导形成半导体装置的各种方法。除了其他事项外，一种方法包括形成至少一个鳍片在半导体衬底中。形成占位栅极结构在该鳍片之上。该占位栅极结构包括占位材料以及界定在该占位材料的上表面上的帽结构。该帽结构包括设置在该占位材料之上的第一帽层以及设置在该第一帽层之上的第二帽层。实施氧化制程在该第二帽层的至少一部分上以形成氧化区域在该第二帽层的剩余部分之上。移除该氧化区域的一部分以曝露该剩余部分。移除该第二帽层的该剩余部分。移除该第一帽层以曝露该占位材料。以导电材料置换该占位材料。除了其他事项外，又一种方法包括形成至少一个鳍片在半导体衬底中。形成占位材料层在该鳍片以及该衬底之上。形成第一帽层在该占位材料层之上。形成第二帽层在该第一帽层之上。图案化该占位材料层、该第一帽层、以及该第二帽层以界定占位栅极结构。选择性地移除该第二帽层本文档来自技高网...

【技术保护点】
一种方法，包括：形成占位栅极结构在一衬底上，所述占位栅极结构包括占位材料以及界定在所述占位材料的上表面上的帽结构，所述帽结构包括设置在所述占位材料之上的第一帽层以及设置在所述第一帽层之上的第二帽层；实施氧化制程在所述第二帽层的至少一部分上以形成氧化区域在所述第二帽层的剩余部分之上；移除所述氧化区域的一部分以曝露所述第二帽层的剩余部分；移除所述第二帽层的所述剩余部分；移除所述第一帽层以曝露所述占位材料；以及以置换栅极结构置换所述占位材料。

【技术特征摘要】
2014.12.04 US 14/560,0351.一种方法，包括：
形成占位栅极结构在一衬底上，所述占位栅极结构包括占位材料以及界定在所述占位
材料的上表面上的帽结构，所述帽结构包括设置在所述占位材料之上的第一帽层以及设置
在所述第一帽层之上的第二帽层；
实施氧化制程在所述第二帽层的至少一部分上以形成氧化区域在所述第二帽层的剩
余部分之上；
移除所述氧化区域的一部分以曝露所述第二帽层的剩余部分；
移除所述第二帽层的所述剩余部分；
移除所述第一帽层以曝露所述占位材料；以及
以置换栅极结构置换所述占位材料。
2.如权利要求1所述的方法，还包括形成第一层间介电层覆盖在所述占位栅极结构的
第一部分，以及在实施所述氧化制程之前曝露所述占位栅极结构的第二部分，所述占位栅
极结构的所述第二部分包括所述帽结构。
3.如权利要求2所述的方法，还包括：
在移除所述氧化区域的所述部分之后，形成第二层间介电层在所述第一层间介电层与
所述帽结构之上；以及
平坦化所述第二层间介电层以曝露所述第二帽层的所述剩余部分。
4.如权利要求3所述的方法，还包括在移除所述第二帽层的所述剩余部分之后，平坦化
所述第二层间介电层以曝露所述占位材料。
5.如权利要求2所述的方法，其特征在于，所述占位栅极结构还包括设置在所述占位材
料的侧壁上的侧壁间隔件，其中，所述实施所述氧化制程还包括氧化在所述占位栅极结构
的所述第二部分的所述侧壁间隔件的一部分，以及该方法还包括移除所述侧壁间隔件的所
述氧化部分。
6.如权利要求1所述的方法，还包括：
形成外延材料在所述衬底的一部分上；以及
形成蚀刻停止层在所述外延材料以及所述占位栅极结构之上，所述蚀刻停止层的一部
分界定了在所述第二帽层之上的凸出结构，其中，所述实施所述氧化制程还包括氧化所述
凸出结构以及所述第二帽层的所述部分，以形成所述氧化区域。
7.如权利要求6所述的方法，还包括在形成所述外延材料之前，凹陷所述衬底。
8.如权利要求1所述的方法，其特征在于，所述形成所述占位栅极结构包括：
形成占位材料层在所述衬底之上；
形成所述第一帽层在所述占位材料层之上；
形成所述第二帽层在所述第一帽层之上；以及
图案化所述占位材料层、所述第一帽层以及所述第二帽层以界定所述占位栅极结构。
9.如权利要求8所述的方法，还包括形成侧壁间隔件在所述占位材料的侧壁上。
10.如权利要求1所述的方法，其特征在于，所述第一帽层包括氧化物，以及所述第二帽
层包括氮化物。
11.如权利要求10所述的方法，其特征在于，所述衬底包括鳍片，以及所述占位栅极结
构是形成在所述鳍片与所述衬底之上。
12.一种方法，包括：
形成占位材料层在一衬底之上；
形成第一帽层在所述占位材料层之上；
形成所述第二帽层在所述第一帽层之上；
图...

【专利技术属性】
技术研发人员：余鸿，刘金平，黄海苟，刘晃，
申请(专利权)人：格罗方德半导体公司，
类型：发明
国别省市：开曼群岛;KY