具有用于产生附加构件的多晶硅层的氮化镓晶体管制造技术

本发明专利技术系有关具有用以产生用于集成电路的附加构件的多晶硅层的GaN晶体管以及其制造方法。GaN装置包括EPI结构及设置在EPI结构上方的绝缘材料。并且，一个或多个多晶硅层设置在该绝缘材料中，而所述多晶硅层具有一个或多个n型区域及p型区域。此装置还包括设置在该绝缘材料上的金属互连体，及设置在该绝缘材料中的通孔，其将源极与漏极金属连接至该多晶硅层的n型及p型区域。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及氮化镓(GaN)装置的领域，并且更具体地，涉及使用一个或多个多晶硅层来制造主动及被动硅装置的GaN集成电路的制造。
技术介绍
氮化镓(GaN)半导体装置由于其能以高频切换、承载大电流、且支持高电压的能力而与日俱增地合乎吾人所欲。这些装置的发展普遍针对高功率/高频率应用。针对这些类型应用制作的装置系基于显现高电子迁移率的一般装置结构，且不同地被称作异质接面场效晶体管(HFET)、高电子迁移率晶体管(HEMT)、或调变掺杂场效晶体管(MODFET)。这些类型的装置典型地可忍受例如30V至2000V的高电压，同时在例如100kHz-100GHz的高频下运作。GaNHEMT装置包括具有至少二氮化层的氮化物半导体。在半导体或在缓冲层上形成不同材料会使层体具有不同带隙(bandgaps)。相邻的氮化层中的不同材料亦会造成极化，其造成靠近两层的接面处，特别是在具有较窄带隙的层体中的传导二维电子气(2DEG)区域。造成极化的氮化层典型包括邻近GaN层的AlGaN阻挡层以包括2DEG，而允许电荷流过装置。此阻挡层可为掺杂或未掺杂的。由于2DEG区域在零栅极偏压下存在于栅极下方，大部分的氮化镓装置系为通常导通或空乏模式装置。若2DEG区域在零施加栅极偏压下于栅极的上被空乏，即移除时，则此装置可为增强模式装置。增强模式装置为通常截止，且由于所提供的附加安全性且它们较易以简单、低成本的驱动电路来控制，故r>其合于吾人之意。增强模式装置需要在栅极处施加正偏压以传导电流。图1A至图1H示出了用于制造增强模式(通常截止)GaN晶体管的传统制造程序。如图1A所示，例示性装置藉在由硅(Si)、碳化硅(SiC)或类似物形成的衬底10上先沉积数个层体而形成。特别是，氮化铝(AlN)种层11沉积在衬底10上，氮化镓铝(AlGaN)层12形成在种层11上，且氮化镓(GaN)层13形成在AlGaN层12上。此外，氮化镓铝(AlGaN)阻挡层14形成在GaN层13上，pGaN层15形成在阻挡层14上，且栅极金属16形成在pGaN层15上。如图1A进一步所示，光阻17在栅极金属16上沉积做为保护层，以使用光阻界定栅极图案。接着，如图1B所示，栅极金属16及pGaN材料15(即晶体)利用作为保护层的光阻17来蚀刻。接下来如图1C及1D中所示，绝缘层或膜18被沉积，且接触开口19A及19B系形成用于源极与漏极接点。再者，沉积第一铝金属以界定金属图案。如图1E所示，金属层可形成源极金属20A、漏极金属20B、及随意而定的场板20C。如图1F中所示，中间层介电质接着沉积。在此范例中，绝缘层18与在图1C中所沉积者为相同材料。一旦中间层介电质18沉积，如图1G所示，可在金属层间切出通孔22A及22B。此等通孔可填充钨来形成插塞，且可沉积第二铝金属层以形成金属21A及21B。此步骤可如图1H中所示再次实行而形成额外通孔切口24A及24B与额外金属23A及23B。接着可在第三铝金属23A及23B上方沉积钝化层25。图2显示由图1A-1H的程序所形成的GaN结构的扫描式电子显微镜图。以上图1A-1H中所述的程序的限制在于所制造的装置为在芯片上的单一增强模式装置。第二限制在于上文提及的GaNHEMT装置使用高度传导电子气(2DEG)，而因此为n通道晶体管。然而，由于氮化镓中极不良的电洞迁移率，故难以制造p信道晶体管。此外，亦难以在氮化镓中制造其他类型的硅装置。据此，吾人会希望有用以形成包括以其他方式难以在氮化镓中制造的硅主动及被动构件的GaN集成电路的方法。
技术实现思路
本文系揭露包括用以制造用于集成电路的附加构件的GaN晶体管装置及其制造方法。此GaN装置包括EPI结构及设置在EPI结构上方的绝缘材料。此外，一个或多个多晶硅层设置在绝缘材料中，而所述多晶硅层具有一个或多个n型区域及p型区域。此装置还包括设置在绝缘材料上的金属互连部，及设置在绝缘材料中将源极与漏极金属连接至多晶硅层的n型及p型区域的通孔。一种用以制造GaN晶体管装置的方法包括形成EPI结构，其具有衬底、在该衬底上方的AlGaN层、在该AlGaN层上方的GaN层、在该AlGaN层上方的阻挡层、在该阻挡层上方的p型GaN层；在该p型GaN层上沉积栅极金属；及在该栅极金属上方形成光阻，且蚀刻该栅极金属及该p型GaN层。此方法还包括沉积第一绝缘层；蚀刻该第一绝缘层以在绝缘材料中形成对接触窗；及在该对接触窗中形成源极金属与漏极金属。接着，沉积第二绝缘层且在该第二绝缘层上沉积多晶硅层。在沉积该多晶硅层后，此制造方法还包括下列步骤：掺杂该多晶硅层以在该多晶硅层中形成至少一个n型区域及至少一个p型区域；沉积第三绝缘层且在该第三绝缘层中形成第一多数通孔，所述通孔分别耦合至该源极金属、该漏极金属、该多晶硅层的该至少n型区域、及该多晶硅层的该至少一个p型区域；及在该第三绝缘层上形成金属层。附图说明本揭露内容的特征、目的及优点将在结合图式审视以下详细叙述时更为明显看出，图中相同参考符号于全文中系做对应标示，且其中：图1A-1H绘示用以制造增强模式(常闭)GaN晶体管的传统制造程序。图2显示由图1A-1H的程序所形成的GaN结构的扫描式电子显微镜图。图3A-3H绘示根据本专利技术的第一实施例在GaN集成电路中使用多晶硅层以制造主动及被动硅装置。图4A及4B绘示根据本专利技术的例示性实施例的GaN集成电路的额外实施例。图5A-5J绘示使用多晶硅层以制造如图4A及/或4B中所示在GaN集成电路中的装置的例示性制造程序。图6绘示根据本专利技术的GaN集成电路的又另一实施例。图7A-7H绘示使用多晶硅层来制造如图6中所示在GaN集成电路中的装置的例示性制造程序。图8绘示根据本专利技术的例示性实施例的GaN集成电路的又另一变化。图9A-9I绘示使用多晶硅层来制造如图8中所示在GaN集成电路中的装置的例示性制造程序。具体实施方式在以下详细叙述中，某些实施例系为参考。这些实施例采足够详细叙述以使熟悉此技者能够实施它们。将了解的是在本文中所揭露者可采用其他实施例并可做成多种结构的、逻辑的、及电子气的改变，且使用材料的变化来形成集成电路的多种层体。在后附详细叙述中所揭示的特征的多种组合，对于欲以最宽广意义范围来实施本案教示内容，可能非属必要，而反倒仅是用来描述本专利技术的特定代表范例。本文档来自技高网...

【技术保护点】
一种制造集成电路的方法，该方法包括：形成用于增强模式装置的栅极结构；在该栅极结构上方沉积第一绝缘层；在该第一绝缘层上方沉积多晶硅层；掺杂该多晶硅层，以在该多晶硅层中形成至少p型区域；在该多晶硅层上沉积第二绝缘层；在该第二绝缘层上形成金属层，其通过形成于该第二绝缘层中的至少一个通孔而耦合至该多晶硅层的该至少一个p型区域。

【技术特征摘要】
【国外来华专利技术】2013.07.29 US 61/859,519;2014.04.10 US 61/978,0141.一种制造集成电路的方法，该方法包括：
形成用于增强模式装置的栅极结构；
在该栅极结构上方沉积第一绝缘层；
在该第一绝缘层上方沉积多晶硅层；
掺杂该多晶硅层，以在该多晶硅层中形成至少p型区域；
在该多晶硅层上沉积第二绝缘层；
在该第二绝缘层上形成金属层，其通过形成于该第二绝缘层中的至少一
个通孔而耦合至该多晶硅层的该至少一个p型区域。
2.如权利要求1所述的方法，还包括：
在至少一个缓冲层上方沉积通道层；及
在该通道层上方沉积阻挡层，其中形成该栅极结构的步骤包括：
在该阻挡层上方沉积p型GaN层；
在该p型GaN层上沉积栅极金属；
在该栅极金属上方形成光阻；以及
蚀刻该栅极金属及该p型GaN层。
3.如权利要求1所述的方法，其中掺杂多晶硅层的步骤还包括掺杂该多
晶硅层以在该多晶硅层中形成至少一个n型区域。
4.如权利要求3所述的方法，其中在该第二绝缘层上形成金属层的步骤
包括形成通过该第二绝缘层中的个别通孔电气耦合至该多晶硅层的
该至少一个n型区域的第一金属互连体、及电气耦合至该多晶硅层
的该至少一个p型区域的第二金属互连体。
5.如权利要求4所述的方法，还包括：
形成额外多晶硅层；及
在该额外多晶硅层上形成第三绝缘层。
6.如权利要求5所述的方法，还包括：
形成在该第三绝缘层中且电气耦合至该额外多晶硅层的至少一个额外通
孔；及
形成在该第三绝缘层上且通过该至少一个额外通孔电气耦合至该额外多
晶硅层的金属接点。
7.一种集成电路，其包括：
通道层；
设置在该通道层上方的阻挡层；
设置在该阻挡层上的源极金属与漏极金属；
设置在该源极与漏极金属间的栅极结构；
设置在该源极金属、该漏极金属与该栅极结构上方的绝缘材料；
设置在该绝缘材料中的多晶硅层，该多晶硅层具有至少一个p型区域；
设置在该绝缘材料上的多个金属互连体；及
设置在该绝缘材料的层体中的多个通孔，其分别将该源极金属、该漏极
金属、及该多晶硅层的该至少一个p型区域耦合至所述多个金属互连体。
8.如权利要求7所述的集成电路，
其中该多晶硅层还具有至少一个n型区域，且其中所述多个通孔中的第
一通孔将该源极金属耦合至所述多个金属互连体中的第一互连体，而所述多
个通孔中的第二通孔将该多晶硅层的该至少一个n型区域电气耦合至该第一
互连体，及
其中所述多个通孔中的第三通孔将该漏极金属耦合至所述多个金属互连
体中的第二互连体，而所述多个通孔中的第四通孔将该多晶硅层的该至少一
个p型区域电气耦合至该第二互连体。
9.如权利要求7所述的集成电路，还包括设置在该绝缘材料中的额外多
晶硅层，
其中所述多个通孔中的第一通孔将该源极金属耦合至所述多个金属互连
体中的第一互连体，而所述多个通孔中的第二通孔将该多晶硅层的该至少一
个n型区域电气耦合至该第一互连体，及
其中所述多个通孔中的第三通孔将该漏极金属耦合至所述多个金属互连
体中的第二互连体，而所述多个通孔中的第四通孔将该多晶硅层的该至少一
个p型区域电气耦合至该第二互连体。
10.如权利要求7所述的集成电路，还包括：
衬底；及
设置在该衬底上方的至少一个过渡层，
其中该通道层设置在该至少一个过渡层上方，且该栅极结构设置在该阻
挡层上，及
其中...

【专利技术属性】
技术研发人员：曹建军，罗伯特·比奇，亚历山大·利道，阿兰娜·纳卡塔，赵广元，马艳萍，罗伯特·斯特里特马特，迈克尔·A·德·罗吉，周春华，塞沙德里·科卢里，刘芳昌，蒋明坤，曹佳丽，阿古斯·裘哈尔，
申请(专利权)人：宜普电源转换公司，
类型：发明
国别省市：美国;US