移位寄存器单元、栅极驱动电路及显示器件制造技术

本发明专利技术公开了一种移位寄存器单元、栅极驱动电路及显示器件，包括上拉节点控制模块、上拉节点、下拉节点控制模块、下拉节点、时钟信号输入端和栅极驱动信号输出模块、栅极驱动信号输出端；所述上拉节点控制模块、下拉节点控制模块分别通过所述上拉节点、下拉节点与所述栅极驱动信号输出模块连接；所述栅极驱动信号输出模块分别与时钟信号输入端、栅极驱动信号输出端连接；其中，所述的下拉节点控制模块中设置有P型TFT器件。从而，本发明专利技术解决了现有技术中无法在不增加移位寄存器单元复杂度的前提下显著提升对PD点电位控制的精准度的问题。

【技术实现步骤摘要】

本专利技术涉及显示
，特别是指一种移位寄存器单元、栅极驱动电路及显示器件。
技术介绍
目前，集成于Array基板的作为显示面板栅极驱动电路的移位寄存器单元架构中，如图1所示，下拉节点PD为专门用于降噪的电压下拉控制点，该点电位在大部分时间里为高电平，仅在需要该行所对应的移位寄存器单元输出时置低。然而在现有的设计中，下拉节点PD置低是通过晶体管M6开启来实现的，但与此同时晶体管M5同样处于开启状态，那么下拉节点PD电位由晶体管M5与晶体管M6同时开启时各自的电阻分压确定。因此，下拉节点PD置低过程具有一定的不确定性，甚至很难将下拉节点PD置低。为了尽可能避免下拉节点PD电位由于设计失误或者噪音扰动而偏离设计值从而造成输出异常，于是引入了晶体管M8和M9，如图2所示，由晶体管M5、晶体管M6、晶体管M8以及晶体管M9共同确定下拉节点PD电位。采用该种方法虽然可以在一定程度上减小设计或噪音原因带来的下拉节点PD电位的不确定性，但是同时也明显增加了移位寄存器单元的复杂度和尺寸。
技术实现思路
有鉴于此，本专利技术的目的在于提出一种移位寄存器单元、栅极驱动电路及显示器件，通过在合适的位置引入P型TFT，从而解决无法在不增加移位寄存器单元复杂度的前提下显著提升对下拉节点PD电位控制的精准度的问题。基于上述目的本专利技术提供的移位寄存器单元，包括上拉节点控制模块、上拉节点、下拉节点控制模块、下拉节点、时钟信号输入端和栅极驱动信号输出模块、栅极驱动信号输出端；所述上拉节点控制模块、下拉节点控制模块分别通过所述上拉节点、下拉节点与所述栅极驱动信号输出模块连接；所述栅极驱动信号输出模块分别与时钟信号输入端、栅极驱动信号输出端连接；其中，所述的下拉节点控制模块中设置有P型TFT器件。在本专利技术的一些实施例中，所述P型TFT器件的栅极与所述的上拉节点相连。在本专利技术的一些实施例中，所述下拉节点控制模块，还包括：n型TFT器件；所述n型TFT器件经过所述下拉节点与所述P型TFT器件相连。在本专利技术的一些实施例中，当包括多级所述移动寄存器单元的栅极驱动电路与2n个时钟信号连接时，所述栅极驱动信号输出端与第N+n级移位寄存器单元的上拉节点模块连接，n和N都为正整数，N为本级移动寄存器单元在栅极驱动电路中的级数。在本专利技术的一些实施例中，当所述栅极驱动电路与具有依次顺序的2n个时钟信号连接时，其中第m个时钟信号分别为从第m级移位寄存器单元开始每间隔2n级的移位寄存器单元的时钟信号输入端提供时钟信号，m小于或等于2n。本专利技术还提出了一种栅极驱动电路，包括多级上面所述任意一种实施例的移位寄存器单元。在本专利技术的一些实施例中，当所述栅极驱动电路与2n个时钟信号接入端连接时，所述第N级移位寄存器单元的栅极驱动信号输出端与第N+n级移位寄存器单元的上拉节点模块连接。在本专利技术的一些实施例中，当所述栅极驱动电路与具有依次顺序的2n个时钟信号接入端连接时，其中第m个时钟信号接入端分别为从第m级移位寄存器单元开始每间隔2n级的移位寄存器单元的时钟信号输入端提供时钟信号，m小于或等于2n。本专利技术还提出了一种显示装置，包括上面所述任意一种实施例的栅极驱动电路。从上面所述可以看出，本专利技术提供的移位寄存器单元、栅极驱动电路及显示器件，上拉节点控制模块、下拉节点控制模块分别通过上拉节点、下拉节点与栅极驱动信号输出模块连接；而栅极驱动信号输出模块分别与时钟信号输入端、栅极驱动信号输出端连接；其中，下拉节点控制模块中设置有P型TFT器件。因此，本专利技术而形成了一种新栅极驱动移位寄存器单元电路设计，在不增加栅极驱动移位寄存器单元电路复杂度和尺寸的情况下显著改善下拉节点PD电位控制精准度。附图说明图1为现有的移位寄存器单元的电路图；图2为现有解决图1中移位寄存器单元缺陷的电路图；图3为本专利技术实施例中移位寄存器单元的结构示意图；图4为本专利技术实施例中移位寄存器单元接入两个时钟信号时的工作时序图；图5为本专利技术实施例中移位寄存器单元接入四个时钟信号时的工作时序图；图6为本专利技术一种实施例中移位寄存器单元的电路图；图7为本专利技术一种实施例中移位寄存器单元的工作时序图；图8为本专利技术一种实施例中栅极驱动电路的结构示意图。具体实施方式为使本专利技术的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本专利技术进一步详细说明。需要说明的是，本专利技术实施例中所有使用“第一”和“第二”的表述均是为了区分两个相同名称非相同的实体或者非相同的参量，可见“第一”“第二”仅为了表述的方便，不应理解为对本专利技术实施例的限定，后续实施例对此不再一一说明。参阅图3所示，为本专利技术实施例中移位寄存器单元的结构示意图。其中，所述的移位寄存器单元包括上拉节点控制模块1、上拉节点PU、下拉节点控制模块2、下拉节点PD、时钟信号输入端和栅极驱动信号输出模块3、栅极驱动信号输出端OUTPUT。上拉节点控制模块1通过上拉节点PU连接至栅极驱动信号输出模块3上，下拉节点控制模块2通过下拉节点PD连接至栅极驱动信号输出模块3上，同时栅极驱动信号输出模块3还分别连接有时钟信号输入端、栅极驱动信号输出端OUTPUT。值得说明的是，在下拉节点控制模块2中设置有P型TFT器件。在更一步地实施例中，该P型TFT器件的栅极与上拉节点PU相连。因此，在该实施例中一帧中的大部分时间内，上拉节点PU点为低电平，下拉节点PD点置高，实现正常降噪功能。当INPUT信号通过时钟信号输入端输入后，下拉节点PD被完全拉低，为上拉节点PU及栅极驱动信号输出端OUTPUT输出高电平做准备。明显地，本实施例可以将下拉节点PD完全置低，从而能够正常输出。作为一个优选地实施例，所述的下拉节点控制模块2中可以包括n型TFT器件M6、P型TFT器件M5'，并且n型TFT器件M6经过所述下拉节点PD与P型TFT器件M5'相连。同时，P型TFT器件M5'的栅极连接至上拉节点PU。从而，在下拉节点控制模块2中的P型TFT器件M5'与n型TFT器件M6形成了一组互补的TFT器件，进一步可以改善下拉节点PD电位控制精准度。根据一种具体的实施方式，当包括多级所述移动寄存器单元的栅极驱动电路与2n个时钟信号连接时，所述栅极驱动信号输出端OUTPUT与第N+n级移位寄存器单元的上拉节点模块1连接。其中，n和N都为正整数，N为本级移动寄存器单元在栅极驱动电路中的级数。在多级的移动寄存器单元的栅极驱动电路进行工作时，当栅极驱动电路与具有依次顺序的2n个时钟信号连接时，其中第m个时钟信号分别为从第m级移位寄存器单元开始每间隔2n级的移位寄存器单元的时钟信号输入端提供时钟信号，m小于或等于2n。例如：如果n＝2，那么有具有依次顺序的4个时钟信号，其中第1个时钟信号从第一级移位寄存器单元开始每间隔4级的移位寄存器单元的时钟信号输入端提供时钟信号。下面以2个时钟信号CLK和4个时钟信号CLK为例，对多级的移动寄存器单元的栅极驱动电路进行工作时的时序进行说明。参阅图4所示，为本专利技术实施例中移位寄存器单元接入两个时钟信号时的工作时序图。在该实施例中，n＝1，那么有具有依次顺序的2个时钟信号CLK。还有，所述第N级移位寄存器单元的栅极驱动信号输出端OUTPUT与第N+1级移位寄存器单元的上拉节点模块1本文档来自技高网...

【技术保护点】
一种移位寄存器单元，其特征在于，包括上拉节点控制模块、上拉节点、下拉节点控制模块、下拉节点、时钟信号输入端和栅极驱动信号输出模块、栅极驱动信号输出端；所述上拉节点控制模块、下拉节点控制模块分别通过所述上拉节点、下拉节点与所述栅极驱动信号输出模块连接；所述栅极驱动信号输出模块分别与时钟信号输入端、栅极驱动信号输出端连接；其中，所述的下拉节点控制模块中设置有P型TFT器件。

【技术特征摘要】
1.一种移位寄存器单元，其特征在于，包括上拉节点控制模块、上拉节点、下拉节点控制模块、下拉节点、时钟信号输入端和栅极驱动信号输出模块、栅极驱动信号输出端；所述上拉节点控制模块、下拉节点控制模块分别通过所述上拉节点、下拉节点与所述栅极驱动信号输出模块连接；所述栅极驱动信号输出模块分别与时钟信号输入端、栅极驱动信号输出端连接；其中，所述的下拉节点控制模块中设置有P型TFT器件。2.根据权利要求1所述的移位寄存器单元，其特征在于，所述P型TFT器件的栅极与所述的上拉节点相连。3.根据权利要求2所述的移位寄存器单元，其特征在于，所述下拉节点控制模块，还包括：n型TFT器件；所述n型TFT器件经过所述下拉节点与所述P型TFT器件相连。4.根据权利要求3所述的移位寄存器单元，其特征在于，当包括多级所述移动寄存器单元的栅极驱动电路与2n个时钟信号连接时，所述栅极驱动信号输出端与第N+n级移位寄存器单元的上拉节点模块连接，n和N都为正整数，N为本级移动寄存器单...

【专利技术属性】
技术研发人员：陈宇霆，钱先锐，木素真，
申请(专利权)人：京东方科技集团股份有限公司，合肥鑫晟光电科技有限公司，
类型：发明
国别省市：北京;11