半导体装置结构及其形成方法制造方法及图纸

本发明专利技术提供一种半导体装置结构及其形成方法。半导体装置结构包含一鳍板结构，位于一半导体基底之上。半导体装置结构亦包含一栅极堆叠，覆盖鳍板结构的一部分。半导体装置结构更包含一间隔元件，位于栅极堆叠的一侧壁之上。上述间隔元件包括：一第一层及位于第一层之上的一第二层。第一层的介电常数大于第二层的介电常数。

【技术实现步骤摘要】

本专利技术关于半导体装置结构及其形成方法。
技术介绍
半导体集成电路(integratedcircuit,IC)产业历经了快速成长，集成电路材料及设计上的进步已产生了数代的集成电路，每一代皆具有体积更小且更精密的电路。在集成电路发展的进程上，功能密度(即，每一晶片的内连线装置的数量)逐渐增加的同时，几何尺寸(即，利用制程步骤可以产生的最小元件(或线))逐渐缩小。此微缩化(scalingdown)制程通常可提供增加产率及降低相关成本的优点。然而，这些进步亦增加了处理及制造集成电路的复杂度。由于特征尺寸持续地缩小，使得制程步骤逐渐变得更难以操作。因此，形成尺寸越来越小且可靠的(reliable)半导体装置相当具有挑战性。
技术实现思路
在一些实施例中，提供一种半导体装置结构，包括：一鳍板结构，位于一半导体基底之上；一栅极堆叠，覆盖鳍板结构的一部分；以及一间隔元件，位于栅极堆叠的一侧壁之上，其中间隔元件包括：一第一层及位于第一层之上的一第二层，且第一层的一介电常数大于第二层的一介电常数。根据本专利技术的一实施方式，其中该第一层夹于该第二层及该鳍板结构之间。根据本专利技术的另一实施方式，所述的半导体装置结构，还包括：一源极或漏极结构，位于该半导体基底之上，其中该第一层及该第二层位于该源极或漏极结构及该栅极堆叠之间；以及一轻掺杂区，位于该鳍板结构中，其中该轻掺杂区直接接触该第一层。根据本专利技术的另一实施方式，其中该栅极堆叠包括：一栅极介电层，且该栅极介电层的一介电常数大于该第二层的该介电常数。根据本专利技术的另一实施方式，其中该第二层延伸至该栅极堆叠之上，其中该第一层较该第二层薄。在一些实施例中，提供一种半导体装置结构，包括：一鳍板结构，位于一半导体基底之上；一栅极堆叠，覆盖鳍板结构的一部分；一间隔元件，位于栅极堆叠的一侧壁之上，其中间隔元件包括：一第一层及一第二层，且第一层的一介电常数大于该第二层的一介电常数；以及一源极或漏极结构，位于半导体基底之上，其中第二层延伸至源极或漏极结构之上。根据本专利技术的一实施方式，其中该源极或漏极结构直接接触该第一层及该第二层。在一些实施例中，提供一种半导体装置结构的形成方法，包括：形成一鳍板结构于一半导体基底之上；形成一第一介电层于鳍板结构之上；形成一第二介电层于第一介电层之上；形成一栅极堆叠覆盖鳍板结构的一部分，使得第一介电层及第二介电层位于栅极堆叠的一侧壁之上；以及以一第三介电层取代第二介电层，其中第三介电层的一介电常数小于第一介电层或第二介电层的一介电常数。根据本专利技术的一实施方式，所述的半导体装置结构的形成方法，其中该第二介电层的取代包括：从该栅极堆叠的侧壁移除该第二介电层，以形成暴露该第一介电层的一凹槽；以及形成该第三介电层于该凹槽中。根据本专利技术的另一实施方式，所述的半导体装置结构的形成方法，还包括：在形成该第二介电层及该栅极堆叠之前，形成一虚设栅极于该第一介电层之上且覆盖该鳍板结构的该部分；在形成该第二介电层之后，移除该虚设栅极以及该第一介电层位于该虚设栅极下方的一部分，以形成一沟槽于该第一介电层及该第二介电层中，其中该栅极堆叠形成于该沟槽中；在移除该虚设栅极及该第一介电层的该部分之前，移除该第一介电层的另一部分，以暴露该鳍板结构的另一部分；以及在移除该虚设栅极及该第一介电层的该部分之前，形成一轻掺杂区于该鳍板结构中且邻接该第一介电层。附图说明以下将配合所附附图详述本专利技术的实施例，应注意的是，依照工业上的标准实施，以下图示并未按照比例绘制，事实上，可能任意的放大或缩小元件的尺寸以便清楚表现出本专利技术的特征。而在说明书及附图中，除了特别说明外，同样或类似的元件将以类似的符号表示。图1A至图1I显示根据一些实施例，形成半导体装置结构的制程中在不同阶段的立体图；图2A至图2I显示根据一些实施例，形成半导体装置结构的制程中在不同阶段的剖面图。【符号说明】100半导体基底；110凹槽；120鳍板结构；130隔离特征；140介电层；150栅极；160硬掩模；170轻掺杂区；180间隔元件；190源极或漏极结构；200凹槽；205介电层；210沟槽；220栅极介电层；230金属栅极堆叠结构；240阻障层；250功函数层；260阻挡层；270金属填充层；280凹槽；290介电层；300间隔元件。具体实施方式以下公开许多不同的实施方法或是例子来实行本专利技术的不同特征，以下描述具体的元件及其排列的例子以阐述本专利技术。当然这些仅是例子且不该以此限定本专利技术的范围。例如，在描述中提及第一个元件形成于第二个元件上时，其可以包括第一个元件与第二个元件直接接触的实施例，也可以包括有其它元件形成于第一个元件与第二个元件之间的实施例，其中第一个元件与第二个元件并未直接接触。此外，在不同实施例中可能使用重复的标号或标示，这些重复仅为了简单清楚地叙述本专利技术，不代表所讨论的不同实施例及/或结构之间有特定的关系。此外，其中可能用到与空间相关的用词，像是“在…下方”、“下方”、“较低的”、“上方”、“较高的”及类似的用词，这些关系词为了便于描述图示中一个(些)元件或特征与另一个(些)元件或特征之间的关系，这些空间关系词包括使用中或操作中的装置的不同方位，以及图示中所描述的方位。装置可能被转向不同方位(旋转90度或其他方位)，则其中使用的空间相关形容词也可相同地照着解释。本专利技术描述许多实施例。图1A至图1I显示根据一些实施例，形成半导体装置结构的制程中在不同阶段的立体图。可于第图1A至1I所述阶段进行前、进行中及/或进行后提供额外的操作。图2A至图2I显示根据一些实施例，形成半导体装置结构的制程中在不同阶段的剖面图。在一些实施例中，图2A至第2I各自分别为图1A至1I所示的结构的一部分的剖面图。在不同的实施例中，所述的一些阶段可以被取代或删除。可添加额外特征于半导体装置结构，在不同的实施例中，以下所述的一些特征可以被取代或删除。如图1A及2A所示，提供半导体基底100。在一些实施例中，半导体基底100为体(bulk)半导体基底，例如，可为半导体晶片。例如，半导体基底100为硅晶片。半导体基底100可包含硅或其它基本半导体材料，例如，镓(germanium)。在另一些实施例中，半导体基底100包含化合物半导体。化合物半导体可包含：砷化镓(galliumarsenide)、碳化硅(siliconcarbide)、砷化铟(indiumarsenide)、磷化铟(indiumphosphide)、其它合适的化合物半导体或前述的组合。在一些实施例中，半导体基底100包含绝缘层上半导体(semiconductor-on-insulator,SOI)基底。SOI基底可利用晶片接合制程、硅薄膜转移制程(siliconfilmtransferprocess)、注入氧加以隔离(separationbyimplantationofoxygen,SIMOX)制程、其它可实施的方法或前述的组合加以制造。如图1A所示，在一些实施例中，多个凹槽(recess)(或沟槽(trench))110形成于半导体基底100中。由此，多个鳍板结构120形成于凹槽110之间。如图1A所示，显示其中的一鳍板结构120。在本文档来自技高网...

【技术保护点】
一种半导体装置结构，包括：一鳍板结构，位于一半导体基底之上；一栅极堆叠，覆盖该鳍板结构的一部分；以及一间隔元件，位于该栅极堆叠的一侧壁之上，其中该间隔元件包括：一第一层及位于该第一层之上的一第二层，且该第一层的一介电常数大于该第二层的一介电常数。

【技术特征摘要】
2015.09.17 US 14/856,8751.一种半导体装置结构，包括：一鳍板结构，位于一半导体基底之上；一栅极堆叠，覆盖该鳍板结构的一部分；以及一间隔元件，位于该栅极堆叠的一侧壁之上，其中该间隔元件包括：一第一层及位于该第一层之上的一第二层，且该第一层的一介电常数大于该第二层的一介电常数。2.如权利要求1所述的半导体装置结构，其中该第一层夹于该第二层及该鳍板结构之间。3.如权利要求1所述的半导体装置结构，还包括：一源极或漏极结构，位于该半导体基底之上，其中该第一层及该第二层位于该源极或漏极结构及该栅极堆叠之间；以及一轻掺杂区，位于该鳍板结构中，其中该轻掺杂区直接接触该第一层。4.如权利要求1所述的半导体装置结构，其中该栅极堆叠包括：一栅极介电层，且该栅极介电层的一介电常数大于该第二层的该介电常数。5.如权利要求1所述的半导体装置结构，其中该第二层延伸至该栅极堆叠之上，其中该第一层较该第二层薄。6.一种半导体装置结构，包括：一鳍板结构，位于一半导体基底之上；一栅极堆叠，覆盖该鳍板结构的一部分；一间隔元件，位于该栅极堆叠的一侧壁之上，其中该间隔元件包括：一第一层及一第二层，且该第一层的一介电常数大于该第二层的一介电常数；以及一源极或漏极结构，位于该半导体基底之上，其中该第二...

【专利技术属性】
技术研发人员：尚皮耶·柯林基，卡罗斯·H·戴尔兹，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71