一种FPGA时钟网络设计制造技术

本发明专利技术本文提出了一种可编程逻辑器件中的时钟网络设计方案。为得到较小的时钟偏差以满足时序要求，在本设计中时钟网络采用了网状树的设计方案。在叶单元中加入的推挽结构能够滤除时钟毛刺，消除因耦合寄生效应而产生的噪声干扰，产生稳定的波形。此外还对时钟网络进行了可配置性设计，对一般可编程器件具有通用性。

【技术实现步骤摘要】

随着人们对高速时钟要求的不断提高，时钟网络的设计要求也变得越来越严格，而时钟树的好坏又成了时钟网络设计的关键所在。该文章介绍了时钟树的基本概念并给出了一种在可编程逻辑器件中的时钟网络设计方案。通过时钟树对传播延时进行平衡可以得到较小的时钟偏差，从而减小其对建立时间和保持时间的影响。在时钟树的叶单元中采用了推挽结构，具有去毛刺的功能，消除耦合噪声的干扰，保证了时钟的可靠性。此外，该器件的时钟网络还具有可编程能力，具有很好的灵活性，对于一般的可编程逻辑器件具有通用性。
技术介绍
随着工艺制造水平的飞速发展，芯片尺寸在不断缩小，集成度在快速提高。为跟上数字芯片的快速发展，人们对性能提出的要求也越来越高，而时钟信号对系统的功能、性能及稳定性起着决定性的作用。另外，在高速数字处理器中，大部分的功耗消耗在时钟网络中，因此时钟网络的设计尤为引起人们的关注。为了降低功耗，时钟网络必须支持时钟管理，即具有关断部分时钟网络的能力。时钟信号通常是整个芯片中扇出最大、通过距离最长、运行速度最高的信号。时钟信号必须保证在最坏情况下能满足驱动能力、关键时序要求。而时钟树的产生正是为了解决驱动、时序问题，因此在设计过程中，时钟树的设计成了决定时钟网络好坏的关键因素。时钟树是时钟信号在物理设计中的实现结果。目前的时钟树有多种类型，设计中对不同时钟树的选择会得到不同的时钟偏差，过大的偏差会导致建立时间或保持时间违例。其中网状树的设计方法是获取最小时钟偏差的较好实用方案，故本设计中采用该种设计结构。时钟树能增加时钟的驱动能力，但过多的缓冲器会消耗较大的功耗，综合该逻辑器件对驱动的要求及降低功耗方面来考虑，在本设计中采用两级驱动结构。随着芯片特征尺寸的细化，互连线的物理尺寸及距离变小，从而导致互连线之间的耦合寄生效应增大，信号间的噪声干扰增强。为消除时钟信号因受噪声干扰而出现的毛刺，在时钟树的二级驱动电路中加入了推挽结构。另外，现在的电路设计变得越来越复杂，对时钟的设计要求也越来越高，人们为满足各自的需求，时钟系统千变万化。为实现时钟系统的通用性，本文以可编程逻辑为例，对时钟系统的可编程性予以介绍。
技术实现思路
时钟树也称为时钟网络分布，它是从时钟源到寄存器或存储器之间的一系列组合逻辑，它的逻辑是逐级增加的缓冲器链组成的树状结构，故称为时钟树。时钟信号的起点叫做根节点，时钟信号经过一系列中间分布节点最终到达寄存器时钟输入端，即叶节点。根节点、分布节点、叶节点依附于的逻辑单元分别称为根单元、分布单元、叶单元。时钟树设计的好坏主要表现在以下几点：驱动能力，驱动是时钟树的主要目的，必须保证时钟树有在足够的驱动能力；平衡性，需要减小时钟偏差，保证时钟树根节点到叶节点的延时尽可能一致；可靠性，叶节点的波形需同根节点一致，还需具有去除毛刺的功能；低功耗，时钟树是消耗功耗最大的电路，需尽量减小。目前时钟树的类型主要有：H树、X树、平衡树(梭状或脊椎状)、网状类时钟树(clockmesh、clockgrid)。本文提出了一种可编程逻辑器件中的时钟网络设计方案。为得到较小的时钟偏差以满足时序要求，在本设计中时钟网络采用了网状树的设计方案。在叶单元中加入的推挽结构能够滤除时钟毛刺，消除因耦合寄生效应而产生的噪声干扰，产生稳定的波形。此外还对时钟网络进行了可配置性设计，对一般可编程器件具有通用性。附图说明图1为FPGA时钟网络架构图2为网状(clockmesh)时钟树结构图3为时钟树二级驱动电路图4为时钟可编程电路具体实施方式下面结合附图和实例对本专利技术进行详细描述。图1所示，为本时钟网络设计架构，由于时钟信号贯穿于整个芯片，芯片工作时，时钟信号在存储单元的时钟输入端周期性跳变，所驱动负载电容非常大，产生较大功耗，故借助全局控制信号EN在可编程逻辑器件处于烧录状态或休眠模式下关断时钟以减小动态功耗。用户通过编程对外部时钟CLK1、CLK2进行分频得到期望频率的内部时钟CLKIN1、CLKIN2，外部时钟经过门控电路及转换时间的调节电路后与内部时钟由选择模块进行时钟通道的选择，所选时钟进入时钟网络的主体驱动部分。在时钟树对时钟信号进行足够强度的驱动及毛刺的消除后到达寄存器的时钟输入端。考虑到在时序设计时，时钟的一个边沿往往比另一个时钟边沿更重要，所以在设计FPGA时，使用一个带有反熔丝的小电路来调节芯片外部引入时钟的边沿斜率(上升沿或下降沿)。在本设计中，可编程逻辑器件的时钟网络设计具有平衡性、可靠性及可配置性。图2所示，为网状时钟结构，起作用是为了达到时钟在芯片内部的平衡。平衡性是指时钟到达各个寄存器的延时的一致性。为保证时序得到满足，不出现建立时间、保持时间违例，时钟偏差应尽可能的小。不同时钟树的选择得到的时钟偏差也不同。为得到较小的时钟偏差，本设计采用网状时钟树(clockmesh)设计。与树状时钟树相比，网状时钟树的特点是将所有相同级别的分布节点连在一起。Mesh结构可分为三部分：顶层链、全局网格、局部树。顶层链为时钟源到全局驱动之间的缓冲器链，全局网格为时钟树的驱动部分，局部树将时钟信号从时钟网格分布到各叶节点的时钟端。顶层链和局部树为可选部分。图3所示，为时钟树二级驱动电路，驱动电路可以保证时钟网络的可靠性，可靠性是指叶节点的波形需同根节点一致，具有高扇出能力，还需具有去除毛刺的功能。为实现该功能，在本时钟树的二级驱动中使用了高驱动管并加入了推挽结构。当逻辑器件处于烧录或休眠状态时，EN为低电平，p4管和n4管打开，a点和b点分别为高、低电平，p5管和n5管均关断，输出为高阻态；当逻辑器件正常工作时，EN为高电平，此时p3管和n3管导通。不论CLK_1为高电平还是低电平，p2管和n2管始终有一个导通，a点和b点电平保持一致。此时，当CLK_1为高电平时，n1和n2管导通，a、b点被拉为低电平，p5管导通，n5管关断，输出CLK_2为高电平；当CLK_1为低电平时，p1和p2管导通，a、b点被升到高电平，n5管导通，p5管关断，输出CLK_2为低电平。为实现高扇出能力，p5管和n5管使用了高驱动管。推挽去毛刺原理：若CLK_1为高电平，则n1、n2导通，a、b点为低电平，p5管导通，n5管截止，CLK_2为高电平。出现低电平的毛刺信号时，p1、p2管导通，n1关断，此时高电平需经过p1、p2、p3三个mos管才能传输到b点，而当CLK_1恢复到高电平时，n1管打开，只需经过一个mos管就可将低电平传输到b点。通过增加传输管的延时确保高电平还未传到b点时，CLK_1电平就恢复为高。故该推挽电路可去除的低电平毛刺时间为：Tp1+Tp2+Tp3-Tn1；同理去除的高电平毛刺时间为：Tn1+Tn2+Tn3-Tp1。式中各项为mos管的传输延时。图4所示，为时钟可编程电路，在SOC、ASIC、可编程器件等数字芯片中，随着人们对性能的追求，时钟系统的设计变得越来越重要，已成为电路的主体设计。而在实际电路中，用户对时钟体系的需求千差万别，其设计方式各不相同。为实现时钟设计的通用性，以可编程逻辑器件为例介绍时钟系统中的可配置性设计。以网状时钟树为主体，通过对顶层链、局部链进行配置，完成对时钟源的选择，低功耗等问题的处理。本文档来自技高网...

【技术保护点】
一种FPGA时钟网络设计电路，采用H树和X树采用对称结构，都是先把时钟信号连到芯片的中心点，然后均衡互连线和缓冲器把参照时钟分布到每一个叶节点上，通过保证从根节点到达各叶节点的距离相等实现较小的时钟偏差，但是这两种结构的时钟树布线比较困难，负载难以协调一致，适用于小规模集成电路设计，平衡树采用顶层和模块级的驱动插入来平衡时钟偏差，可看出从时钟的根节点到模块的时间不相等，存在较明显的时钟偏差，适用于较大规模的集成电路设计，网状时钟树将同级分布节点连在一起，是获得较小时钟偏差较好的实用方案，适用于中等规模的集成电路设计。

【技术特征摘要】
1.一种FPGA时钟网络设计电路，采用H树和X树采用对称结构，都是先把时钟信号连到芯片的中心点，然后均衡互连线和缓冲器把参照时钟分布到每一个叶节点上，通过保证从根节点到达各叶节点的距离相等实现较小的时钟偏差，但是这两种结构的时钟树布线比较困难，负载难以协调一致，...

【专利技术属性】
技术研发人员：马云利，
申请(专利权)人：马云利，
类型：发明
国别省市：四川;51