将存储器单元用作源极线下拉电路的闪速存储器系统技术方案

本发明专利技术涉及将伪存储器单元用作源极线下拉电路的闪速存储器装置。

【技术实现步骤摘要】

本专利技术涉及将伪存储器单元用作源极线下拉电路的闪速存储器装置。
技术介绍
非易失性存储器单元是本领域众所周知的。第一种类型的现有技术非易失性存储器单元110在图1中示出。存储器单元110包括第一导电类型、例如P型的半导体衬底112。衬底112具有一表面，其上形成了第二导电类型、例如N型的第一区域(又称作源极线SL)。也具有N型的第二区域116(又称作漏极线)在衬底112的表面形成。在第一区域114与第二区域116之间是沟道区118。位线BL120连接到第二区域116。字线WL122定位在沟道区118的第一部分上方，并且与其绝缘。字线122与第二区域116具有极少或者没有重叠。浮栅FG124处于沟道区118的另一部分之上。浮栅124与其绝缘，并且与字线122相邻。浮栅124也与第一区域114相邻。浮栅124可显著地与第一区域114重叠，以提供从区域114到浮栅124中的强耦合。用于现有技术非易失性存储器单元110的擦除和编程的一个示范操作如下所述。通过将高电压施加在字线122上并且将零伏特施加到位线和源极线，经过福勒-诺德海姆隧穿机制(Fowler-Nordheimtunnelingmechanism)来擦除单元110。电子从浮栅124隧穿到字线122中，使浮栅124带正电，从而在读条件下接通单元110。所产生的单元擦除状态称作‘1’状态。通过将高电压施加在源极线114上、将小电压施加在字线122上并且将编程电流施加在位线120上，经过源极侧热电子编程机制对单元110进行编程。流过字线122与浮栅124之间的间隙的电子的一部分获取足够能量以注入浮栅124中，使浮栅124带负电，从而在读条件下关断单元110。所产生的单元编程状态称作‘0’状态。能够用于存储器单元110中的读、编程、擦除和备用操作的示范电压在下表1中示出：第二种类型的现有技术非易失性存储器单元210在图2中示出。存储器单元210包括第一导电类型、例如P型的半导体衬底212。衬底212具有一表面，其上形成了第二导电类型、例如N型的第一区域214(又称作源极线SL)。也具有N型的第二区域216(又称作漏极线)在衬底212的表面形成。在第一区域214与第二区域216之间是沟道区218。位线BL220连接到第二区域216。字线WL222定位在沟道区218的第一部分上方，并且与其绝缘。字线222与第二区域216具有极少或者没有重叠。浮栅FG224处于沟道区218的另一部分之上。浮栅224与其绝缘，并且与字线222相邻。浮栅224也与第一区域214相邻。浮栅224可与第一区域214重叠，以提供从区域214到浮栅224中的耦合。耦合栅CG(又称作控制栅)226处于浮栅224之上，并且与其绝缘。用于现有技术非易失性存储器单元210的擦除和编程的一个示范操作如下所述。通过在其他端子等于零伏特的情况下将高电压施加在字线222上，经过福勒-诺德海姆隧穿机制来擦除单元210。电子从浮栅224隧穿到字线222中以便带正电荷，从而在读条件下接通单元210。所产生的单元擦除状态称作‘1’状态。通过将高电压施加在耦合栅226上、将高电压施加在源极线214上并且将编程电流施加在位线220上，经过源极侧热电子编程机制对单元210进行编程。流过字线222与浮栅224之间的间隙的电子的一部分获取足够能量以注入浮栅224中，使浮栅224带负电，从而在读条件下关断单元210。所产生的单元编程状态称作‘0’状态。能够用于存储器单元210中的读、编程、擦除和备用操作的示范电压在下表2中示出：能够用于存储器单元210中的读、编程和擦除操作的另一组示范电压(当负电压可用于读和编程操作时)在下表3中示出：能够用于存储器单元210中的读、编程和擦除操作的另一组示范电压(当负电压可用于读、编程和擦除操作时)在下表4中示出：第三种类型的非易失性存储器单元310在图3中示出。存储器单元310包括第一导电类型、例如P型的半导体衬底312。衬底312具有一表面，其上形成了第二导电类型、例如N型的第一区域314(又称作源极线SL)。也具有N型的第二区域316(又称作漏极线)在衬底312的表面形成。在第一区域314与第二区域316之间是沟道区318。位线BL320连接到第二区域316。字线WL322定位在沟道区318的第一部分上方，并且与其绝缘。字线322与第二区域316具有极少或者没有重叠。浮栅FG324处于沟道区318的另一部分之上。浮栅324与其绝缘，并且与字线322相邻。浮栅324也与第一区域314相邻。浮栅324可与第一区域314重叠，以提供从区域314到浮栅324中的耦合。耦合栅CG(又称作控制栅)326处于浮栅324之上，并且与其绝缘。擦除栅EG328处于第一区域314之上，与浮栅324和耦合栅326相邻，并且与其绝缘。浮栅324的顶角可指向T形擦除栅328的内角，以增强擦除效率。擦除栅328也与第一区域314绝缘。在USP7868375中更具体描述了单元310，通过引用将其公开完整地结合到本文中。用于现有技术非易失性存储器单元310的擦除和编程的一个示范操作如下所述。通过在其他端子等于零伏特的情况下将高电压施加在擦除栅328上，经过福勒-诺德海姆隧穿机制来擦除单元310。电子从浮栅324隧穿到擦除栅328中，使浮栅324带正电，从而在读条件下接通单元310。所产生的单元擦除状态称作‘1’状态。通过将高电压施加在耦合栅326上、将高电压施加在源极线314上、将中等电压施加在擦除栅328上并且将编程电流施加在位线320上，经过源极侧热电子编程机制对单元310进行编程。流过字线322与浮栅324之间的间隙的电子的一部分获取足够能量以注入浮栅324中，使浮栅324带负电，从而在读条件下关断单元310。所产生的单元编程状态称作‘0’状态。能够用于存储器单元310中的读、编程和擦除操作的示范电压在下表5中示出：对于编程操作，能够施加比SL电压(例如5V)要高许多的EG电压(例如8V)，以增强编程操作。在这种情况下，以较高电压(CG抑制电压)、例如6V来施加取消选择的CG编程电压，以降低共享已选择存储器单元的同一EG栅的相邻存储器单元的不需要擦除效应。能够用于存储器单元310中的读、编程和擦除操作的另一组示范电压(当负电压可用于读和编程操作时)在下表6中示出：能够用于存储器单元310中的读、编程和擦除操作的另一组示范电压(当负电压可用于读、编程和擦除操作时)在下表7中示出：对于编程操作，施加比SL电压(例如5V)要高许多的EG电压(例如8-9V)，以增强编程操作。在这种情况下，以较高电压(CG抑制电压)、例如5V来施加取消选择的CG编程电压，以降低共享已选择存储器单元的同一EG栅的相邻存储器单元的不需要擦除效应。图1-3所示类型的存储器单元通常设置成行和列，以形成阵列。每次对整行或者成对行执行擦除操作，因为字线控制整行存储器单元，并且(图3所示类型的)擦除栅当存在时由成对行的存储器单元来共享。对于图1-3的现有技术存储器单元的每个，并且如在上表中能够看到，常常需要将源极线下拉到地。图4示出进行这个操作的典型现有技术。存储器系统本文档来自技高网...

【技术保护点】
一种闪速存储器系统，包括：闪速存储器单元，包括第一源极线；伪闪速存储器单元，包括耦合到所述第一源极线的第二源极线，其中所述第二源极线在所述存储器单元处于读模式或擦除模式时耦合到地，以及在所述存储器单元处于编程模式时耦合到电压源。

【技术特征摘要】
1.一种闪速存储器系统，包括：闪速存储器单元，包括第一源极线；伪闪速存储器单元，包括耦合到所述第一源极线的第二源极线，其中所述第二源极线在所述存储器单元处于读模式或擦除模式时耦合到地，以及在所述存储器单元处于编程模式时耦合到电压源。2.如权利要求1所述的系统，其中，所述闪速存储器单元包括第一控制栅，以及所述伪闪速存储器单元包括第二控制栅。3.如权利要求2所述的系统，其中，所述闪速存储器单元包括第一擦除栅，以及所述伪闪速存储器单元包括第二擦除栅。4.如权利要求1所述的系统，其中，所述闪速存储器单元包括位线，以及所述伪闪速存储器单元包括伪位线。5.如权利要求4所述的系统，其中，所述伪位线在所述存储器单元处于编程模式时耦合到抑制电压。6.如权利要求1所述的系统，其中，所述伪存储器单元在所述存储器单元处于读模式时处于擦除状态。7.一种闪速存储器系统，包括：第一多个闪速存储器单元，耦合到第一公共源极线；多个伪闪速存储器单元，耦合到第二公共源极线，其中所述第二公共源极线耦合到所述第一公共源极线，以及所述第二公共源极线在所述第一多个闪速存储器单元处于读模式或擦除模式时耦合到地，并且在所述第一多个闪速存储器单元处于编程模式时耦合到电压源。8.如权利要求7所述的系统，其中，所述第一多个闪速存储器单元的每个包括控制栅，以及所述多个伪闪速存储器单元的每个包括控制栅。9.如权利要求7所述的系统，其中，所述第一多个闪速存储器单元的每个还包括字线，以及所述多个...

【专利技术属性】
技术研发人员：H·V·特兰，白宁，Q·饶，P·哈扎维，余启文，
申请(专利权)人：硅存储技术公司，
类型：发明
国别省市：美国;US