一种基于FPGA的同步分段延时链的DPWM模块制造技术

本发明专利技术公开了一种基于FPGA的同步分段延时链的DPWM模块，其特征是包括：基于计数器的时钟控制模块、基于锁相环的粗延时模块、基于加法器链的细延时模块、与门和RS锁存器。本发明专利技术能提高脉宽调制器的时间分辨率和占空比线性度和稳定性，增强脉宽调制器的鲁棒性，从而缩小DC‑DC转换器的纹波和稳定时间，抑制并减弱调制过程出现的过冲和振铃。

【技术实现步骤摘要】

本专利技术涉及FPGA及电源管理芯片领域，具体的说是一种基于FPGA的同步分段延时链的DPWM模块。
技术介绍
DC-DC转换器的反馈环路以模拟控制技术为主，这种技术应用持续了很长一段时间。然而，传统的模拟脉冲宽度调制(APWM)易受PVT影响和稳定性差等缺点，使得模拟控制脉冲宽度调制无法实现更高的分辨率。随着半导体技术的发展，传统的模拟脉冲宽度调制(APWM)逐渐过渡到数字控制脉冲宽度调制(DPWM)，但是数字控制也存在一定的缺点，其中两个最主要的缺点是采样延时和受限的分辨率，因此DPWM需要有足够高的线性度和稳定性、分辨率，以保证所需要的电压调节精度和避免不期望的极限环。如何提高DPWM的时间分辨率和线性度、稳定性是今后DPWM的重大挑战。
技术实现思路
本专利技术是为了克服现有技术存在的不足之处，提供一种基于FPGA的同步分段延时链的DPWM模块，以期能提高脉宽调制器的时间分辨率和占空比线性度和稳定性，增强脉宽调制器的鲁棒性，从而缩小DC-DC转换器的纹波和稳定时间，抑制并减弱调制过程出现的过冲和振铃。本专利技术为解决技术问题采用如下技术方案：本专利技术一种基于FPGA的同步分段延时链的DPWM模块的特点是包括：基于计数器的时钟控制模块、基于锁相环的粗延时模块、基于加法器链的细延时模块、与门和RS锁存器；所述基于锁相环的粗延时模块接收外部的时钟信号CLK并进行倍频和相移处理，得到相移时钟信号clk_0、clk_90、clk_180、clk_270后；将相移时钟信号clk_0作为所述DPWM模块的同步时钟并分别传递给所述基于计数器的时钟控制模块和基于加法器链的细延时模块；所述基于锁相环的粗延时模块根据所接收的外部数据流信号D[n:0]中的部分数据流信号D[m+2:m+1]对所述相移时钟信号clk_0、clk_90、clk_180、clk_270进行粗延时选择，得到粗延时信号cd_delay并发送给所述基于加法器链的细延时模块，m<n-3；所述基于计数器的时钟控制模块接收外部数据流信号D[n:0]中的部分数据流信号D[n:m+3]以及所述相移时钟信号clk_0并进行零检测和计数处理，得到置位信号set_sr和时钟延时信号cc_delay后，将所述置位信号set_sr发送给所述RS锁存器，将所述时钟延时信号cc_delay发送给所述与门；所述基于加法器链的细延时模块根据所接收的外部数据流信号D[n:0]中的部分数据流信号D[m:0]以及所述相移时钟信号clk_0对所述粗延时信号cd_delay进行延时处理，该延时即是所述细延时模块产生的细延时，经过细延时处理后得到细延时信号fd_delay并发送给所述与门；所述与门对所接收到的时钟延时信号cc_delay和细延时信号fd_delay进行与运算，得到复位信号rst_sr并给所述RS锁存器；所述RS锁存器当检测到所述置位信号set_sr为高电平时，对所自身产生的PWM输出信号进行置位处理，当检测到所述复位信号rst_sr为高电平时，对所述PWM输出信号进行复位处理，从而获得占空比信号PWM。本专利技术所述的同步分段延时链的DPWM模块的特点也在于，所述基于锁相环的粗延时模块包括：锁相环、多路选择器和D触发器；所述锁相环接收所述外部的时钟信号CLK并进行倍频和相移处理得到相移时钟信号clk_0、clk_90、clk_180、clk_270后发送给所述多路选择器；所述D触发器在所述相移时钟信号clk_0为上升沿时，将所接收到的外部数据流信号D[n:0]中的部分数据流信号D[m+2:m+1]进行同步处理，得到所述多路选择器的选择信号sel[m+2:m+1]；所述多路选择器根据所述选择信号sel[m+2:m+1]对所述相移时钟信号clk_0、clk_90、clk_180、clk_270进行选择输出，得到粗延时信号cd_delay。基于加法器链的细延时模块包括：译码器、D触发器、2m+1个与门和2m+1个加法器；所述译码器对接收的外部数据流信号D[n:0]中的部分数据流信号D[m:0]进行译码处理，得到译码器的输出信号dec_out[2m+1-1:0]并传递给所述D触发器；所述D触发器在相移时钟信号clk_0为上升沿时，将所述译码器的输出信号dec_out[2m+1-1:0]进行同步处理，得到D触发器的输出信号Q[2m+1-1:0]给所述2m+1个与门；所述2m+1个与门在所述粗延时信号cd_delay的门控处理下，对所述D触发器的输出信号Q[2m+1-1:0]进行与运算，得到只包含一个高电平，其余均为低电平的输出结果，并相应传递给所述2m+1个加法器进行累加计算，从而得到细延时信号fd_delay。与已有技术相比，本专利技术有益效果体现在：1.本专利技术的DPWM模块以FPGA的方式实现，具有可编程性和灵活性等特点，同时因为FPGA特殊的实现方式缩小了将设计转向市场的时间，克服了以传统模拟实现方式中的斜波比较器等模拟电路易受工艺、电压、温度的缺点，提高了该模块设计的稳定性；另一方面，已有技术的脉宽调制器的时间分辨率都比较低，一般为若干纳秒和几百皮秒，本专利技术由于使用Altera内置的加法器链并且利用单一的加法器延时作为该DPWM模块的时间分辨率，因而该DPWM具有极高的时间分辨率(约为50皮秒)；同时该内置加法器链使用特殊工艺处理从而加法器之间的路径延时为零，这使得以加法器延时的叠加作为细延时的DPWM模块具有良好的线性度；最后，已有技术特别是以分段延时为特点的技术存在关键路径问题，并且没有对关键路径的延时作优化和补偿，因而其占空比线性度和稳定性受限，本专利技术在实现中解决了由粗延时模块和细延时模块中关键路径的延时问题，进一步提高该DPWM模块输出占空比的线性度和稳定性。2.本专利技术DPWM模块中的粗延时模块，其内部结构的多路选择器在已有技术中都采用普通的实现方式处理，即编写的代码在综合工具自动综合下实现的逻辑结构不对称，这使得输入信号进入多路选择器到输出的延时都不相等或差距过大，而多路选择器作为关键路径的一部分，未优化和补偿会造成最终产生的占空比的非线性行为，本专利技术通过采用多个ALTCLKCTRL模块并采取相应综合优化，从而综合后得到逻辑对称的多路选择器结构，保证了多路选择器内部信号延时的一致性，并且经过优化后的多路选择器由于ALTCLKCTRL模块有着抗干扰特性，抑制尖刺等优点，最终实现了的DPWM模块稳定性得到了极大提高。3.本专利技术DPWM模块的细延时模块，其内部的加法器链和与加法器同等数量的与门在已有技术中通常是通过综合工具自动布局布线，显然综合器识别出来的电路其延时特征很难满足现有高时间分辨率的DPWM，本专利技术通过set_location_assignment位置静态时序分析约束后，保证了与门和对应的加法器对准，从而保证了该与门和相应路径延时的一致性。其中，因为加法器链的每个加法器单元延时小，该延时作为本专利技术DPWM模块的两个占空比之间的最小时间差，即时间分辨率，因此可以获得极高的时间分辨率。4.本专利技术上述细延时模块和粗延时模块之间还存在路径延时，本专利技术将该路径设置成全局信号，从而路径延时保持一致，因此粗延时模块和细延时模块之间的关键路径得到全面的优化，能保证不同信号通过本文档来自技高网...

【技术保护点】
一种基于FPGA的同步分段延时链的DPWM模块，其特征是包括：基于计数器的时钟控制模块、基于锁相环的粗延时模块、基于加法器链的细延时模块、与门和RS锁存器；所述基于锁相环的粗延时模块接收外部的时钟信号CLK并进行倍频和相移处理，得到相移时钟信号clk_0、clk_90、clk_180、clk_270后；将相移时钟信号clk_0作为所述DPWM模块的同步时钟并分别传递给所述基于计数器的时钟控制模块和基于加法器链的细延时模块；所述基于锁相环的粗延时模块根据所接收的外部数据流信号D[n:0]中的部分数据流信号D[m+2:m+1]对所述相移时钟信号clk_0、clk_90、clk_180、clk_270进行粗延时选择，得到粗延时信号cd_delay并发送给所述基于加法器链的细延时模块，m<n‑3；所述基于计数器的时钟控制模块接收外部数据流信号D[n:0]中的部分数据流信号D[n:m+3]以及所述相移时钟信号clk_0并进行零检测和计数处理，得到置位信号set_sr和时钟延时信号cc_delay后，将所述置位信号set_sr发送给所述RS锁存器，将所述时钟延时信号cc_delay发送给所述与门；所述基于加法器链的细延时模块根据所接收的外部数据流信号D[n:0]中的部分数据流信号D[m:0]以及所述相移时钟信号clk_0对所述粗延时信号cd_delay进行延时处理，该延时即是所述细延时模块产生的细延时，经过细延时处理后得到细延时信号fd_delay并发送给所述与门；所述与门对所接收到的时钟延时信号cc_delay和细延时信号fd_delay进行与运算，得到复位信号rst_sr并给所述RS锁存器；所述RS锁存器当检测到所述置位信号set_sr为高电平时，对所自身产生的PWM输出信号进行置位处理，当检测到所述复位信号rst_sr为高电平时，对所述PWM输出信号进行复位处理，从而获得占空比信号PWM。...

【技术特征摘要】
1.一种基于FPGA的同步分段延时链的DPWM模块，其特征是包括：基于计数器的时钟控制模块、基于锁相环的粗延时模块、基于加法器链的细延时模块、与门和RS锁存器；所述基于锁相环的粗延时模块接收外部的时钟信号CLK并进行倍频和相移处理，得到相移时钟信号clk_0、clk_90、clk_180、clk_270后；将相移时钟信号clk_0作为所述DPWM模块的同步时钟并分别传递给所述基于计数器的时钟控制模块和基于加法器链的细延时模块；所述基于锁相环的粗延时模块根据所接收的外部数据流信号D[n:0]中的部分数据流信号D[m+2:m+1]对所述相移时钟信号clk_0、clk_90、clk_180、clk_270进行粗延时选择，得到粗延时信号cd_delay并发送给所述基于加法器链的细延时模块，m<n-3；所述基于计数器的时钟控制模块接收外部数据流信号D[n:0]中的部分数据流信号D[n:m+3]以及所述相移时钟信号clk_0并进行零检测和计数处理，得到置位信号set_sr和时钟延时信号cc_delay后，将所述置位信号set_sr发送给所述RS锁存器，将所述时钟延时信号cc_delay发送给所述与门；所述基于加法器链的细延时模块根据所接收的外部数据流信号D[n:0]中的部分数据流信号D[m:0]以及所述相移时钟信号clk_0对所述粗延时信号cd_delay进行延时处理，该延时即是所述细延时模块产生的细延时，经过细延时处理后得到细延时信号fd_delay并发送给所述与门；所述与门对所接收到的时钟延时信号cc_delay和细延时信号fd_delay进行与运算，得到复位信号rst_sr并给所述RS锁存器；所述RS锁存器当检测到所述置位信号set_sr为高电平时，对所自身产生的PWM输出信号进行置...

【专利技术属性】
技术研发人员：程心，宋瑞峰，章钰，解光军，
申请(专利权)人：合肥工业大学，
类型：发明
国别省市：安徽;34