具有增大的故障覆盖率的集成电路制造技术

本发明专利技术涉及具有增大的故障覆盖率的集成电路。公开了一种用于增大集成电路(IC)设计的故障覆盖率的电子设计自动化(EDA)工具，该工具包含用于将至少一个XOR门、AND门、OR门及多路复用器插入观察测试点与IC设计的现有的第一扫描触发器的处理器。XOR门借助于AND门、OR门及多路复用器给第一扫描触发器提供观察测试信号，使得观察测试信号覆盖在观察测试点处出现的故障。第一扫描触发器基于观察测试信号来输出数据输入信号、测试模式集及第一测试信号集，用于指示IC设计是否有故障。能够在结构上进行测试的可测试的IC使用IC设计来制作。

【技术实现步骤摘要】

本专利技术一般地涉及电子设计自动化(EDA)工具，并且更特别地，涉及用于增大集成电路的故障覆盖率的EDA工具。
技术介绍
集成电路(IC)通常包含各种模拟及数字构件。这样的IC可能具有在制造过程中由尘埃粒子污染导致的制造缺陷，这些制造缺陷能够导致IC出故障。因而，为检测这样的制造缺陷而测试IC是非常重要的。可测性设计(DFT)技术给IC添加了可测试特性，用于检查并识别制造缺陷。DFT使自动测试设备(ATE)能够在IC上执行各种故障测试。ATE使用由例如自动测试模式生成器(ATPG)、伪随机模式生成器(PRPG)等测试模式生成器生成的测试模式(testpatterns)，来检测在IC中的故障。经受这样的故障测试的IC被称为被测电路(CUT)。DFT允许使用自动化来检测CUT的设计故障，并因此减少故障测试的开发和执行所需的时间和成本。DFT技术应当提供对于CUT的全部设计故障的覆盖率。DFT技术包括各种故障模型，例如，转换、路径延迟和固定型故障模型。转换故障模型被用来检测在具体时段内通过CUT传播的在CUT的特定元件处的状态转换故障。路径延迟故障模型计算出在CUT内的路径上的每个元件的延迟之和，并且通过将该路径延迟之和与临界路径的延迟比较来检测故障。固定型故障模型，例如，固定于“0”及固定于“1”的故障模型，被用来检测会导致CUT的逻辑被固定于特定的逻辑状态(即，逻辑0或逻辑1)的在CUT的各个元件之间的故障连接。基于测试模式的来源，DFT技术被划分为扫描测试或内建自测试(BIST)。一般地，扫描测试被用于检测设计故障。CUT在受到扫描测试时按照两种模式操作——测试模式(也称为移位操作)和功能模式(也称为捕获操作)。在扫描测试开始时，CUT被设置为处于测试模式。在测试模式中，CUT被划分成多个片上逻辑模块。每个片上逻辑模块被进一步分到扫描链或路径之内。逻辑模块的数字逻辑元件(例如，触发器、锁存器和数据寄存器)被连接在一起以形成扫描链或路径。ATE将由ATPG生成的第一测试模式串行扫描到扫描路径的数字逻辑元件之内。CUT然后切换到功能模式达CUT的时钟信号的一个时钟周期，在该功能模式中CUT的主输出被观察到，并且CUT的主输入根据CUT的设计的功能要求而设定。CUT然后切换回到测试模式，并且扫描路径的输出在每个时钟周期内被观察到。然后，当前一测试模式向外移位到多个输入签名读出器(MISR)用于分析时，ATE将第二测试模式装载到扫描路径之内。该过程被重复，直到满足CUT的所要求的故障覆盖率。ATPG使用CUT的网表的门级表示来生成测试模式，并且因此测试模式是确定性的。但是，ATPG不具有足够的存储容量来存储覆盖全部转换、路径延迟和固定型故障模型的整个测试集。BIST是为启用在CUT内的逻辑自检查而提供的自测试机制。例如，BIST过程通常集成于符合其中安全特性的测试是至关重要的汽车电子器件的ISO26262标准内。BIST类似于扫描测试，但使用PRPG(例如，线性反馈移位寄存器(LFSR))来代替ATPG，用于生成伪随机测试模式。由于BIST不需要任何附加设备，例如，用于故障测试的ATPG，因而BIST能够在现场执行(即，在IC组装厂之外)。BIST比扫描测试方法需要更少的时间来执行故障测试方法，并且因此降低了制造成本。但是，在BIST期间施加于CUT的伪随机测试模式不提供组构的故障覆盖率，并且通常会遗漏，难以检测到故障。要克服上述缺点，IC需包含观察及控制测试点。观察测试点是用来检测故障的逻辑元件的输出，而控制测试点是用来控制输入的逻辑元件的输入。EDA工具在IC的设计阶段中使用，例如，用于IC的各种电路构件的布局/层面规划以及故障覆盖率要求。图1A示出了正被使用观察及控制测试点进行结构测试的一种常规IC100的示意性框图。IC100包含与IC100的第一逻辑元件集(未示出)的输出对应的第一观察测试点集(A、B、C、D、E、F、G和H)，第一、第二及第三XOR门102、104和106，以及第一扫描触发器108。第一XOR门102的第一、第二、第三及第四输入端子分别连接至观察测试点A、B、C和D。第一XOR门102的输出端子输出第一测试信号。第二XOR门104的第一、第二、第三及第四输入端子分别连接至观察测试点E、F、G和H。第二XOR门104的输出端子输出第二测试信号。第三XOR门106具有与用于接收第一测试信号的第一XOR门102的输出端子连接的第一输入端子，与用于接收第二测试信号的第二XOR门104的输出端子连接的第二输入端子，以及用于输出观察测试信号的输出端子。第一扫描触发器108连接于IC100的扫描链的第三XOR门106与第二扫描触发器(未示出)之间。第一扫描触发器108具有与用于接收观察测试信号的第三XOR门106的输出端子连接的数据输入端子，用于接收测试模式集的扫描输入端子，用于接收扫描使能信号的扫描使能输入端子，以及用于接收时钟信号的时钟输入端子。在一个实例中，当IC100正受到使用ATE进行的测试时，测试模式集能够由ATPG(未示出)或PRPG(未示出)生成。在另一个实例中，当BIST被调用时，测试模式集由IC100在内部生成。第一扫描触发器108的输出端子连接至第二扫描触发器，用于基于扫描使能信号的逻辑状态而输出观察测试信号和测试模式集中的至少一个。在操作中，当扫描使能信号为高时，即，在IC100的移位操作期间，测试模式集在第一扫描触发器108的输出端子处输出。当扫描使能信号为低时，即，在IC100的捕获操作期间，观察测试信号在第一扫描触发器108的输出端子处输出。因此，IC100的所需故障覆盖率得以满足。但是，IC100包含多个观察测试点集，并且对于每个观察测试点集，附加的扫描触发器被插入扫描路径内。因此，扫描路径的长度增大，这会增加为测试IC100所需的面积开销和时间。图1B示出了作为能够使用观察及控制测试点来测试的IC的另一种常规IC110。图1A的第一扫描触发器108被替换为第四XOR门112和AND门112。IC110还包含第三扫描触发器116，该第三扫描触发器116是扫描路径的预先存在的扫描触发器。AND门114具有与用于接收观察测试信号的第三XOR门106的输出端子连接的第一输入端子，用于接收观察测试点使能信号的第二输入端子，以及用于输出观察测试信号的输出端子本文档来自技高网...

【技术保护点】
一种用于增大集成电路IC设计的故障覆盖率的电子设计自动化EDA工具，其中所述IC设计包含与所述IC设计的多个逻辑元件的输出对应的多个观察测试点，所述EDA工具包括：用于存储所述IC设计的存储器；以及与所述存储器通信的处理器，其中所述处理器包括：用于识别与所述多个观察测试点中的第一观察测试点集对应的所述IC设计的第一扫描触发器的装置，其中所述第一观察测试点集生成第一测试信号集；用于通过以下操作将至少一个XOR门、AND门和OR门插入所述第一观察测试点集与所述第一扫描触发器之间的装置：将所述XOR门的第一输入端子集连接至所述第一观察测试点集用于接收所述第一测试信号集，将所述XOR门的输出端子连接至所述AND门的第一输入端子用于向其提供观察测试信号，将所述AND门的输出端子连接至所述OR门的第一输入端子，以及将所述OR门的输出端子连接至所述第一扫描触发器的扫描使能输入端子；用于向所述AND门的第二输入端子提供观察测试点使能信号，向所述OR门的第二输入端子提供扫描使能信号，以及向所述第一扫描触发器的数据和扫描输入端子分别提供数据输入信号和测试模式集的装置，其中所述AND门基于所述观察测试点使能信号而向所述OR门提供第一中间观察测试信号，并且所述OR门基于所述扫描使能信号而向所述第一扫描触发器的所述扫描使能输入端子提供第二中间观察测试信号；以及用于在所述第一扫描触发器的输出端子处观察所述数据输入信号和所述测试模式集中的至少一个的装置。...

【技术特征摘要】
1.一种用于增大集成电路IC设计的故障覆盖率的电子设计自动化
EDA工具，其中所述IC设计包含与所述IC设计的多个逻辑元件的输
出对应的多个观察测试点，所述EDA工具包括：
用于存储所述IC设计的存储器；以及
与所述存储器通信的处理器，其中所述处理器包括：
用于识别与所述多个观察测试点中的第一观察测试点集对应的所述
IC设计的第一扫描触发器的装置，其中所述第一观察测试点集生成第
一测试信号集；
用于通过以下操作将至少一个XOR门、AND门和OR门插入所述
第一观察测试点集与所述第一扫描触发器之间的装置：将所述XOR门
的第一输入端子集连接至所述第一观察测试点集用于接收所述第一测试
信号集，将所述XOR门的输出端子连接至所述AND门的第一输入端
子用于向其提供观察测试信号，将所述AND门的输出端子连接至所述
OR门的第一输入端子，以及将所述OR门的输出端子连接至所述第一
扫描触发器的扫描使能输入端子；
用于向所述AND门的第二输入端子提供观察测试点使能信号，向
所述OR门的第二输入端子提供扫描使能信号，以及向所述第一扫描触
发器的数据和扫描输入端子分别提供数据输入信号和测试模式集的装
置，其中所述AND门基于所述观察测试点使能信号而向所述OR门提
供第一中间观察测试信号，并且所述OR门基于所述扫描使能信号而向
所述第一扫描触发器的所述扫描使能输入端子提供第二中间观察测试信
号；以及
用于在所述第一扫描触发器的输出端子处观察所述数据输入信号和
所述测试模式集中的至少一个的装置。
2.根据权利要求1所述的EDA工具，其中所述数据输入信号是内
部和外部生成的数据输入信号之一。
3.根据权利要求1所述的EDA工具，其中所述测试模式集由所述
IC设计的线性反馈移位寄存器LFSR和外部的自动测试模式生成器
ATPG工具中的至少一个生成。
4.根据权利要求1所述的EDA工具，其中所述扫描使能信号在移
位操作期间处于逻辑高的状态，并且在所述IC设计的捕获操作期间处
于逻辑低的状态。
5.根据权利要求4所述的EDA工具，其中所述第一扫描触发器在
所述移位操作期间在其所述输出端子处输出所述测试模式集。
6.根据权利要求4所述的EDA工具，其中在所述捕获操作期间，
当所述第二中间观察测试信号处于逻辑高的状态时，所述第一扫描触发
器输出所述测试模式集。
7.根据权利要求6所述的EDA工具，其中在所述捕获操作期间，
当所述第二中间观察测试信号处于逻辑低的状态时，所述第一扫描触发
器输出所述数据输入信号。
8.一种用于增大集成电路设计的故障覆盖率的电子设计自动化
EDA工具，其中所述集成电路设计包含与所述集成电路设计的多个逻
辑元件的输出对应的多个观察测试点，所述EDA工具包括：
用于存储所述集成电路设计的存储器；以及
与所述存储器通信的处理器，其中所述处理器包括：
用于识别与所述多个观察测试点中的第一观察测试点集对应的所述
集成电路设计的第一扫描触发器的装置，其中所述第一观察测试点集生
成第一测试信号集；
用于通过将多路复用器的第一输入端子连接至所述第一观察测试点

\t集用于接收所述第一测试信号集以及将所述多路复用器的输出端子连接
至所述第一扫描触发器的扫描输入端子而将所述多路复用器插入所述第
一观察测试点集与所述第一扫描触发器之间的装置；
用于向所述多路复用器的第二输入端子提供测试模式集，向所述多
路复用器的选择输入端子提供测试控制信号，以及分别向所述第一扫描
...

【专利技术属性】
技术研发人员：A·吉恩达尔，丁黄胜，王岭，
申请(专利权)人：飞思卡尔半导体公司，
类型：发明
国别省市：美国;US