半导体器件及其制造方法技术

提供了一种半导体器件及其制造方法。一示例半导体器件可以包括：衬底；在衬底上形成的鳍，其中，在鳍的至少一侧，鳍的底部相对于上部突出；以及与鳍相交的栅极。

【技术实现步骤摘要】

本申请涉及半导体领域，更具体地，涉及一种包括鳍的半导体器件及其制造方法。
技术介绍
随着半导体器件的集成密度日益提高，FinFET(鳍式场效应晶体管)由于其良好的电学性能、可扩展性以及与常规制造工艺的兼容性而倍受关注。图1中示出了示例FinFET的透视图。如图1所示，该FinFET包括：衬底101；在衬底101上形成的鳍102；与鳍102相交的栅电极103，栅电极103与鳍102之间设有栅介质层104；以及隔离层105。在该FinFET中，在栅电极103的控制下，可以在鳍102中具体地在鳍102的三个侧壁(图中左、右侧壁以及顶壁)中产生导电沟道，如图1中箭头所示。也即，鳍102位于栅电极103之下的部分充当沟道区，源区、漏区则分别位于沟道区两侧。在图1的示例中，FinFET由于在鳍102的三个侧壁上均能产生沟道，从而也称作3栅FinFET。另外，也可通过在鳍102的顶壁与栅电极103之间设置高厚度电介质层(例如氮化物)来形成2栅FinFET，此时在鳍102的顶壁上不会产生沟道。随着器件的不断小型化，鳍的尺寸越来越小。例如，在22nm节点技术中，鳍的宽度可以为约10-30nm。如此小的鳍在制造过程中非常容易坍塌，特别是在SOI(绝缘体上半导体)晶片上形成尺寸越来越小的鳍时。此外，鳍之间的衬底材料被浪费掉了。
技术实现思路
本公开的目的至少部分地在于提供一种半导体器件及其制造方法，以至少部分地克服现有技术中的上述困难。根据本公开的一个方面，提供了一种半导体器件，包括：衬底；在衬底上形成的鳍，其中，在鳍的至少一侧，鳍的底部相对于上部突出；以及与鳍相交的栅极。根据本公开的另一方面，提供了一种制造半导体器件的方法，包括：在衬底上形成鳍，使得在鳍的至少一侧，鳍的底部相对于上部突出；以及形成与鳍相交的栅极。根据本公开的实施例，鳍的底部相对于上部可以增大，从而可以有效支撑鳍，使其不易倒塌。这种增大的底部还可以避免由于刻蚀而造成的凹坑(divot)。此外，鳍的上部(即，鳍的主体部)与栅极相配合，可以形成鳍式器件；而增大的底部与栅极相配合，可以形成平面型器件。因此，这种鳍式器件和平面型器件的组合可以提供改善的电流驱动能力。附图说明通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：图1示出根据现有技术的示例FinFET；图2-9是示出了根据本公开实施例的制造半导体器件的流程中多个阶段的示意截面图。具体实施方式以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。在常规技术中，鳍的尺寸从上到下基本上相同，从而鳍的截面呈大致矩形状(或者，由于刻蚀的原因，侧面稍有倾斜而呈大致的梯形状)。相反，根据本公开的实施例，在衬底上形成鳍时，将鳍构图为使得在鳍的至少一侧，鳍的底部相对于上部突出。在本公开的语境中，所谓“突出”，是指有意造成的实质性尺寸差异，而并非是指设计意在形成相同尺寸、但由于工艺原因(例如刻蚀)不能达到设计意图而导致的尺寸偏离(例如，上述截面呈梯形状的鳍，在此并不认为该鳍的底部相对于上部“突出”)。例如，这种突出可以导致鳍的截面在所述至少一侧呈阶梯状。例如，突出的部分可以具有实质上矩形的截面。注意，这种“阶梯状”，并非一定是指规则矩形状的阶梯形状，而可以是指任何形式的尺寸突变。在鳍的相对两侧，鳍的底部均可以相对于上部突出，从而鳍的截面呈大致“凸”状。这种突出的底部相对于鳍的中心可以实质上对称。这种形式的鳍例如可以如下形成。具体地，可以在衬底上的鳍形成材料层上形成掩膜层，其中该掩模层被构图为沿一方向延伸的线状。鳍形成材料层可以是衬底本身，或者可以是衬底上的外延层，其包括半导体材料，用以形成鳍。利用第一掩模层为掩模，对鳍形成材料层进行构图到第一深度，以获得鳍主体部。由于掩模层的形状，鳍主体部也呈沿上述方向延伸的线状。然后，可以在鳍主体部的至少一侧的侧壁上形成侧墙(spacer)，并利用掩模层和侧墙为掩模，对鳍形成材料层进行进一步构图至比第一深度大的第二深度。衬底可以包括绝缘体上半导体(SOI)衬底。SOI衬底可以包括依次堆叠的支撑衬底、埋入绝缘层和SOI层。鳍可以形成在SOI层上，例如，由SOI层自身形成。在这种情况下，上述第一深度可以没有到达埋入绝缘层，而第二深度可以到达埋入绝缘层。本公开的技术可以多种形式呈现，以下描述其中一些示例。图2-9是示出了根据本公开实施例的制造半导体器件的流程中多个阶段的示意截面图。如图2(图2(a)是俯视图，图2(b)是沿图2(a)中AA′线的截面图，图2(c)是沿图2(a)中BB′线的截面图)所示，提供SOI(绝缘体上半导体)衬底。该SOI衬底可以包括支撑衬底1000、在支撑衬底1000上形成的埋入绝缘层1002以及在埋入绝缘层1002上形成的SOI层1004。支撑衬底1000和SOI层1004可以包括各种合适的半导体材料，例如Si、Ge、SiGe等。支撑衬底1000和SOI层1004可以包括彼此相同或不同的半导体材料。为方便说明，以下以硅系材料为例进行描述。埋入绝缘层1002可以包括合适的电介质材料，例如氧化物(如氧化硅)。在SOI衬底上，可以形成沿第一方向(例如，图中水平方向)平行延伸的多条鳍线F。例如，这可以如下进行。具体地，可以在SOI衬底上形成硬掩模层1020。硬掩模层1020可以包括氮化物(如Si3N4)以及可选的设于氮化物与SOI层1004之间的氧化物层(例如本文档来自技高网...

【技术保护点】
一种半导体器件，包括：衬底；在衬底上形成的鳍，其中，在鳍的至少一侧，鳍的底部相对于上部突出；以及与鳍相交的栅极。

【技术特征摘要】
1.一种半导体器件，包括：
衬底；
在衬底上形成的鳍，其中，在鳍的至少一侧，鳍的底部相对于上部
突出；以及
与鳍相交的栅极。
2.根据权利要求1所述的半导体器件，其中，衬底包括SOI衬底，
鳍由SOI衬底的SOI层形成。
3.根据权利要求1所述的半导体器件，其中，在鳍的相对两侧，鳍
的底部均相对于上部突出，从而鳍的截面呈大致“凸”状。
4.根据权利要求3所述的半导体器件，其中，在鳍的相对两侧，鳍
的突出的底部相对于鳍的中心实质上对称。
5.根据权利要求1所述的半导体器件，其中，鳍的底部相对于上部
突出的部分具有实质上矩形的截面。
6.一种制造半导体器件的方法，包括：
在衬底上形成鳍，使得在鳍的至少一侧，鳍的底部相对于上部突出；
以及
形成与鳍相交的栅极。
7.根据权利要求6所述的方法，...

【专利技术属性】
技术研发人员：钟汇才，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京;11