半导体器件及其制造方法技术

一种半导体器件包括衬底、第一绝缘结构、第二绝缘结构、至少一个第一有源半导体鳍和至少一个第二有源半导体鳍。在衬底上设置第一绝缘结构和第二绝缘结构。第一有源半导体鳍设置在衬底上且具有从第一绝缘结构突出的突出部分。第二有源半导体鳍设置在衬底上且具有从第二绝缘结构突出的突出部分。第一有源半导体鳍的突出部分和第二有源半导体鳍的突出部分具有不同的高度。本发明专利技术实施例涉及半导体器件及其制造方法。

【技术实现步骤摘要】
优先权声明和交叉引用本申请要求2015年9月4日提交的美国临时申请第62/214,759号的优先权，其内容结合于此作为参考。
本专利技术实施例涉及半导体器件及其制造方法。
技术介绍
半导体集成电路(IC)产业经历了指数式增长。IC材料和设计的技术进步产生了多代IC，其中，每代都具有比先前时代更小且更复杂的电路。在IC发展过程中，功能密度(即每芯片面积上互连器件的数量)通常增大了而几何尺寸(即，使用制造工艺可以做出的最小的元件(或线))减小了。这种按比例缩小工艺通常通过增加产量效率和降低相关成本来提供很多益处。这种按比例缩小工艺还增加了处理和制造IC的复杂性并且，为了实现这些进步，需要IC处理和制造方面的相似进步。例如，已经引入诸如鳍式场效应晶体管(FinFET)的三维晶体管以代替平面晶体管。鳍式晶体管具有与顶面和相对的两个侧壁相关联的沟道(称为鳍部的沟道)。通过顶面和相对的两个侧壁来限定鳍沟道的总沟道宽度。
技术实现思路
根据本专利技术的一个实施例，提供了一种半导体器件，包括：衬底；第一绝缘结构和第二绝缘结构，设置在所述衬底上；至少一个第一有源半导体鳍，设置在所述衬底上且具有从所述第一绝缘结构突出的突出部分；以及至少一个第二有源半导体鳍，设置在所述衬底上且具有从所述第二绝缘结构突出的突出部分，其中，所述第一有源半导体鳍的所述突出部分和所述第二有源半导体鳍的所述突出部分具有不同的高度。根据本专利技术的另一实施例，还提供了一种半导体器件，包括：衬底；第一绝缘结构，设置在所述衬底上且包括第一掺杂剂；第二绝缘结构，设置在所述衬底上且包括与所述第一绝缘结构的所述第一掺杂剂不同的第二掺杂剂；至少一个第一有源半导体鳍，设置在所述衬底上且从所述第一绝缘结构延伸；以及至少一个第二有源半导体鳍，设置在所述衬底上且从所述第二绝缘结构延伸。根据本专利技术的又一实施例，还提供了一种用于制造半导体器件的方法，包括：在衬底上形成至少一个第一有源半导体鳍和至少一个第二有源半导体鳍，其中，所述衬底具有第一区域和第二区域，所述第一有源半导体鳍设置在所述衬底的所述第一区域上，以及所述第二有源半导体鳍设置在所述衬底的所述第二区域上；在所述衬底的所述第一区域和所述第二区域上形成介电层；用第一掺杂剂掺杂所述介电层的位于所述衬底的所述第一区域上的部分以形成第一绝缘结构；用第二掺杂剂掺杂所述介电层的位于所述衬底的所述第二区域上的另一部分以形成第二绝缘结构，其中，所述第二掺杂剂不同于所述第一掺杂剂；以及使所述第一绝缘结构的至少部分和所述第二绝缘结构的至少部分凹进以暴露所述第一有源半导体鳍的部分和所述第二有源半导体鳍的部分。附图说明当结合附图进行阅读时，根据下面详细的描述可以更好地理解本专利技术的实施例。应该强调的是，根据工业中的标准实践，对各种部件没有按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或缩小。图1A至图1H是根据本专利技术的一些实施例的用于制造半导体器件的方法在各个阶段的截面图。图2A是图1G的区域A的放大图。图2B是图1G的区域B的放大图。图3是根据本专利技术一些实施例的半导体器件的截面图。具体实施方式以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件形成为直接接触的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可在各个实例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以便于描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而在此使用的空间相对描述符可以同样地作相应的解释。可以从本申请的一个或多个实施例改善的器件的实例是半导体器件。例如，这样的器件是FinFET器件。例如，FinFET器件可以是包括至少一个P型金属氧化物半导体(PMOS)FinFET器件和至少一个N型金属氧化物半导体(NMOS)FinFET器件的互补金属氧化物半导体(CMOS)器件。以下公开内容将继续以FinFET实例来说明本申请的各个实施例。然而，应该理解，本申请不应限制于特定类型的器件。图1A至图1H是根据本专利技术的一些实施例的用于制造半导体器件的方法在各个阶段的截面图。参考图1A。提供衬底110。衬底110具有至少一个第一区域102和至少一个第二区域104。例如，在图1A中，衬底110具有一个第一区域102和与第一区域102邻近的一个第二区域104。在一些实施例中，第一区域102和第二区域104是选自组的不同区域，该组基本上是由逻辑核芯区域、存储区域(诸如嵌入的静态随机存取存储器(SRAM)区域)、模拟区域、输入/输出(又称为外围的)区域、伪区域(用于形成伪图案)等组成的。在一些实施例中，第一区域102是n型FinFET区域，而第二区域104是p型FinFET区域,反之亦然。在可选实施例中，第一区域102是逻辑核芯区域，而第二区域104是IO区域,反之亦然。在一些实施例中，衬底110包括硅。可选地，衬底110可以包括锗、硅锗、砷化镓或其他适当的半导体材料。同样可选地，衬底110可以包括外延层。例如，衬底110可以具有位于块状半导体上面的外延层。此外，衬底110可以应变的以用于性能增强。例如，外延层可以包括与块状半导体的那些材料不同的半导体材料，诸如位于块状硅上面的硅锗层或者位于块状硅锗上面的硅层。可以通过选择性外延生长(SEG)形成这样的应变的衬底。此外，衬底110可以包括绝缘体上半导体(SOI)结构。同样可选地，衬底110可以包括诸如通过注氧隔离(SIMOX)技术、晶圆接合、SEG或其他适当的方法形成的诸如埋氧(BOX)层的掩埋介电层。多个半导体鳍形成在衬底110上。更详细地，半导体鳍包括至少一个第一有源半导体鳍112、至少一个第二有源半导体鳍114。例如,在图1A中,有四个第一有源半导体鳍112和四个第二有源半导体鳍114。在衬底110的第一区域102上形成第一有源半导体鳍112，且在衬底110的第二区域104上形成第二有源半导体鳍114。在一些实施例中，第一有源半导体鳍112和第二有源半导体鳍114包括硅。应该注意，图1A中的第一有源半导体鳍112和第二有源半导体鳍114的数量是说明性的，且不应该限制本专利技术所要求保护的范围。本领域的普通技术人员可以根据实际情况来选择第一有源半导体鳍112和第二有源半导体鳍114的合适的数量。例如，可以通过使用光刻技术来图案化并且蚀刻衬底110来形成第一有源半导体鳍112和第二有源半导体鳍114。在一些实施例中，在衬底110上方沉积光刻胶材料层(未示出)。根据期望的图案(在该情况下是第一有源半导体鳍112和第二有源半导体鳍11本文档来自技高网...

【技术保护点】
一种半导体器件，包括：衬底；第一绝缘结构和第二绝缘结构，设置在所述衬底上；至少一个第一有源半导体鳍，设置在所述衬底上且具有从所述第一绝缘结构突出的突出部分；以及至少一个第二有源半导体鳍，设置在所述衬底上且具有从所述第二绝缘结构突出的突出部分，其中，所述第一有源半导体鳍的所述突出部分和所述第二有源半导体鳍的所述突出部分具有不同的高度。

【技术特征摘要】
2015.09.04 US 62/214,759;2015.12.16 US 14/971,9071.一种半导体器件，包括：衬底；第一绝缘结构和第二绝缘结构，设置在所述衬底上；至少一个第一有源半导体鳍，设置在所述衬底上且具有从所述第一绝缘结构突出的突出部分；以及至少一个第二有源半导体鳍，设置在所述衬底上且具有从所述第二绝缘结构突出的突出部分，其中，所述第一有源半导体鳍的所述突出部分和所述第二有源半导体鳍的所述突出部分具有不同的高度。2.根据权利要求1所述的半导体器件，其中，所述第一有源半导体鳍的顶面和所述第二有源半导体鳍的顶面基本上共面。3.根据权利要求1所述的半导体器件，其中，多个所述第一有源半导体鳍形成组，所述组包括多个外部鳍和设置在所述外部鳍之间的至少一个内部鳍，且所述内部鳍的所述突出部分的高度大于所述外部鳍的一个的所述突出部分的高度。4.根据权利要求1所述的半导体器件，其中，在所述第一绝缘结构的顶面和所述第一有源半导体鳍的侧壁之间形成锐角。5.根据权利要求1所述的半导体器件，还包括：至少一个伪半导体鳍，设置在所述衬底上且嵌入在所述第一绝缘结构中。6.根据权利要求1所述的半导体器件，其中，所述第一绝缘结构邻近所述第二绝缘结构，且所述第一绝缘结构的顶面在所述第一绝缘结构和所述第二绝缘结构之间的界面处是倾斜的。7.根据权...

【专利技术属性】
技术研发人员：李智圣，黄信杰，刘继文，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71