抗电磁干扰的晶振谐振回路电路制造技术

本发明专利技术提供了一种抗电磁干扰的晶振谐振回路电路，包括：并联的反馈电阻与放大器，其中反馈电阻与放大器的第一并联节点经由第一同轴屏蔽金属圈连接至输入信号端子，反馈电阻与放大器的第二并联节点经由第二同轴屏蔽金属圈连接至输出信号端子。

【技术实现步骤摘要】

本专利技术涉及半导体制造领域以及电路设计领域，更具体地说，本专利技术涉及一种抗电磁干扰的晶振谐振回路电路。
技术介绍
以晶体振荡器为核心的振荡电路具有工作频率很准，稳定，频率仅与所选晶体器件的进度有关等诸多优点，从而在时钟，监控等消费电子，军工和通讯类芯片中得到极其广泛的应用。但是，这种振荡电路的工作性能的好坏不仅取决于晶体器件，而且与配合晶体工作的谐振回路的设计好坏息息相关。由于晶体器件一般外接，谐振回路一般内嵌在芯片内部，所以设计的谐振回路还要便于集成。电磁干扰(EMI)是晶振谐振回路品质的一个重要参数，直接影响或限制了产品的市场应用。通常降低晶振谐振回路电磁干扰的方法是加大时钟信号的上升沿和下降沿的时间，使单位时间内的电压变化率降低，从而达到降低谐振回路的辐射与传导干扰。但这样做会使产品的速度和静态功耗增加，尤其对于产品要求多点时钟同步时，造成信号的抖动和偏差，以至于产品失效。所以，通过此方法来降低电磁干扰是牺牲了一定的产品性能的。由此，希望能够提供一种能够在不牺牲产品性能的情况下降低晶振电路电磁干扰的晶振谐振回路电路设计方案。
技术实现思路
本专利技术所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种能够在不牺牲产品性能的情况下降低晶振电路电磁干扰的晶振谐振回路电路设计方案。为了实现上述技术目的，根据本专利技术，提供了一种抗电磁干扰的晶振谐振回路电路，包括：并联的反馈电阻与放大器，其中反馈电阻与放大器的第一并联节点经由第一同轴屏蔽金属圈连接至输入信号端子，反馈电阻与放大器的第二并联节点经由第二同轴屏蔽金属圈连接至输出信号端子。优选地，所述放大器在线性放大区工作状态下的跨导在几十微安/伏特～10毫安/伏特。优选地，晶振谐振回路电路的晶振频率为32.768KHZ，反馈电阻被选择为介于10～25M欧姆之间。优选地，晶振谐振回路电路的晶振频率为20MHz，反馈电阻被选择为不小于470K欧姆。优选地，在晶振谐振回路电路的版图中，所述同轴屏蔽金属圈由输入输出金属线的底层金属、顶层金属、同层金属和相应连接这些金属层的通孔构成。优选地，在晶振谐振回路电路的版图中，所述同轴屏蔽金属圈由整块金属层结合通孔构成。优选地，在晶振谐振回路电路的版图中，所述同轴屏蔽金属圈由窄宽度金属结合通孔以绕线形式包围放大器输入和输出端。优选地，在晶振谐振回路电路的版图中，放大器输入输出信号线由预定金属布线构成，所述信号线两侧有同层金属构成侧壁屏蔽层，所述侧壁屏蔽层和信号线间距采用相应工艺节点的最小设计规则或大于最小设计规则，所述信号线金属布线底部有平板金属层，通过通孔分别与所述侧壁屏蔽层两侧连接；所述信号线金属布线顶部有平板金属层，通过通孔分别与所述侧壁屏蔽层两侧连接。优选地，在晶振谐振回路电路的版图中，放大器输入输出信号线由预定金属布线构成；所述信号线两侧有同层金属构成侧壁屏蔽层；所述侧壁屏蔽层和信号线间距采用相应工艺节点的最小设计规则或大于最小设计规则，所述侧壁屏蔽层金属布线底部有平板金属层，通过通孔与所述侧壁屏蔽层连接，所述平板金属层宽度满足相应工艺节点的最小设计规则或大于最小设计规则，所述侧壁屏蔽层金属布线底部有平板金属层，通过通孔与所述侧壁屏蔽层连接，述平板金属层宽度满足相应工艺节点的最小设计规则或大于最小设计规则，所述平板金属层和交替、螺旋环绕输出信号线。本专利技术在晶振驱动电路反馈信号端子上，通过版图设计实现同轴屏蔽金属层环绕信号线，达到降低晶振电磁干扰EMI的技术效果。附图说明结合附图，并通过参考下面的详细描述，将会更容易地对本专利技术有更完整的理解并且更容易地理解其伴随的优点和特征，其中：图1示意性地示出了常用的晶振皮尔斯振荡器电路示意图。图2示意性地示出了根据本专利技术优选实施例的抗电磁干扰的晶振谐振回路电路。图3和图4示意性地示出了根据本专利技术优选实施例的根据本专利技术优选实施例的抗电磁干扰的晶振谐振回路电路的具体示例。需要说明的是，附图用于说明本专利技术，而非限制本专利技术。注意，表示结构的附图可能并非按比例绘制。并且，附图中，相同或者类似的元件标有相同或者类似的标号。具体实施方式为了使本专利技术的内容更加清楚和易懂，下面结合具体实施例和附图对本专利技术的内容进行详细描述。图1示意性地示出了常用的晶振皮尔斯振荡器电路示意图。其中粗线方框100即内嵌在芯片内部谐振回路。其中，输入信号端子OCS_IN和输出信号端子OSC_OUT为谐振回路与晶振形成反馈回路的2个信号端子。熟悉半导体器件原理的本领域技术人员，很容易理解电感晶振起振后，输入信号端子OSC_IN和输出信号端子OSC_OUT上会上产生相位相反的正弦波，交流变化的电流会向外辐射电场。图2示意性地示出了根据本专利技术优选实施例的抗电磁干扰的晶振谐振回路电路。如图2所示，根据本专利技术优选实施例的抗电磁干扰的晶振谐振回路电路包括：并联的反馈电阻RF与放大器Inv，其中反馈电阻RF与放大器Inv的第一并联节点经由第一同轴屏蔽金属圈L1连接至输入信号端子OSC_IN，反馈电阻RF与放大器Inv的第二并联节点经由第二同轴屏蔽金属圈L2连接至输出信号端子OSC_OUT。优选地，所述放大器Inv在线性放大区工作状态下的跨导在几十微安/伏特～10毫安/伏特。优选地，当晶振频率为32.768KHZ时，反馈电阻被选择为介于10～25M欧姆之间；当晶振频率为20MHz时，反馈电阻被选择为不小于470K欧姆。图3和图4示意性地示出了根据本专利技术优选实施例的根据本专利技术优选实施例的抗电磁干扰的晶振谐振回路电路的具体示例。优选地，所述同轴屏蔽金属圈由输入输出金属线的底层金属、顶层金属、同层金属和相应连接这些金属层的通孔构成。优选地，所述同轴屏蔽金属圈由整块金属层结合通孔VIA构成，或者所述同轴屏蔽金属圈由窄宽度金属结合通孔VIA以绕线形式包围放大器输入和输出端。在一个具体实施例中，例如，在晶振谐振回路电路的版图中，放大器输入输出信号线由预定金属布线Mx构成，所述信号线两侧有同层金属构成侧壁屏蔽层，所述侧壁屏蔽层和信号线间距采用相应工艺节点的最小设计规则或大于最小设计规则，所述信号线金属布线底部有平板金属层MX-1，通过通孔VIA分别与所述侧壁屏蔽层两侧连接；所述信号线金属布线顶部有平板金属层MX+1，通过通孔VIA+1分别与所述侧壁屏蔽层两侧连接。在另一个具体实施例中，例如，在晶振谐振回路电路的版图中，放大器输入输出信号线由预定金属布线Mx构成；所述信号线两侧有同层金属构成侧壁屏蔽层；所述侧壁屏蔽层和信号线间距采用相应工艺节点的最小设计规则或大于最小设计规则，所述侧壁屏蔽层金属布线底部有平板金属层MX-1，通过通孔VIA与所述侧壁屏蔽层连接，所述平板金属层宽度满足相应工艺节点的最小设计规则或大于最小设计规则，所述侧壁屏蔽层金属布线底部有平板金属层MX+1，通过通孔VIA+1与所述侧壁屏蔽层连接，述平板金属层宽度满足相应工艺节点的最小设计规则或大于最小设计规则，所述平板金属层MX-1和MX+1交替、螺旋环绕输出信号线。相比于常规的谐振回路，在反馈回路的信号端子连线外圈设计了同轴屏蔽金属层。不难理解，线圈抑制了交流变化的电流会向外辐射电场。同时对于皮尔斯震荡器电路开启、关闭时产生的尖峰电流，也起到一定的抑制作用。本专利技术在晶本文档来自技高网...

【技术保护点】
一种抗电磁干扰的晶振谐振回路电路，其特征在于包括：并联的反馈电阻与放大器，其中反馈电阻与放大器的第一并联节点经由第一同轴屏蔽金属圈连接至输入信号端子，反馈电阻与放大器的第二并联节点经由第二同轴屏蔽金属圈连接至输出信号端子。

【技术特征摘要】
1.一种抗电磁干扰的晶振谐振回路电路，其特征在于包括：并联的反馈电阻与放大器，其中反馈电阻与放大器的第一并联节点经由第一同轴屏蔽金属圈连接至输入信号端子，反馈电阻与放大器的第二并联节点经由第二同轴屏蔽金属圈连接至输出信号端子。2.根据权利要求1所述的抗电磁干扰的晶振谐振回路电路，其特征在于，所述放大器在线性放大区工作状态下的跨导在几十微安/伏特～10毫安/伏特。3.根据权利要求1或2所述的抗电磁干扰的晶振谐振回路电路，其特征在于，晶振谐振回路电路的晶振频率为32.768KHZ，反馈电阻被选择为介于10～25M欧姆之间。4.根据权利要求1或2所述的抗电磁干扰的晶振谐振回路电路，其特征在于，晶振谐振回路电路的晶振频率为20MHz，反馈电阻被选择为不小于470K欧姆。5.根据权利要求1或2所述的抗电磁干扰的晶振谐振回路电路，其特征在于，在晶振谐振回路电路的版图中，所述同轴屏蔽金属圈由输入输出金属线的底层金属、顶层金属、同层金属和相应连接这些金属层的通孔构成。6.根据权利要求1或2所述的抗电磁干扰的晶振谐振回路电路，其特征在于，在晶振谐振回路电路的版图中，所述同轴屏蔽金属圈由整块金属层结合通孔构成。7.根据权利要求1或2所述的抗电磁干扰的晶振谐振回路电路，其特征在...

【专利技术属性】
技术研发人员：胡晓明，李向阳，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：上海;31