【技术实现步骤摘要】
本专利技术涉及一种半导体集成电路，特别是涉及一种D触发器(DFF)的数据建立时间的测量电路。
技术介绍
如图1所示，是D触发器的数据建立时间(setup)的示意图；D触发器101的D端即数据输入端连接数据输入信号DATA，时钟输入端连接时钟输入信号CLOCK，在时钟输入信号CLOCK的上升沿，D触发器101的Q输出端或Q非输出端将根据数据输入信号DATA进行数据切换，但是一个实现条件是数据输入信号DATA必须在距离时钟输入信号CLOCK的上升沿的一个数据建立时间之前就保持稳定，在时钟输入信号CLOCK的上升沿之前的数据建立时间内变化的信号将不会被输出。在图1中SETUP是两根虚线之间延时，由图1可知，由图1可知，当数据输入信号DATA在时钟输入信号CLOCK的上升沿之前的超过setup时间的宽度都保持不变时，这时输出信号是正确的，即Q输出端输出为时钟输入信号CLOCK的上升沿时数据输入信号DATA的值；而当数据输入信号DATA在时钟输入信号CLOCK的上升沿之前的setup时间的宽度内就变化时，这时输出信号将不正确，即Q输出端输出不再为时钟输入信号CLOCK的上升沿时数据输入信号DATA的值，而是变化前的值。所以在数字设计中，标准单元库内D触发器的数据建立时间是其关键技术指标之一。在单元库设计完成后，需要对其进行测量，从而验证设计、仿真数据库和silicon数据的一致性。但是D触发器的数据建立时间一般在ps的数量...
【技术保护点】
一种D触发器的数据建立时间的测量电路，其特征在于：包括m个D触发器，将各所述D触发器的数据输入端都连接数据输入信号；各所述D触发器的复位清零端都连接复位清零信号；每一个所述D触发器的Q输出端输出1位正相数据输出信号、Q非输出端输出1位反相数据输出信号，m个所述D触发器的Q输出端共输出m位正相数据输出信号、Q非输出端共输出m位反相数据输出信号；令k为0至m‑1中的任意一个值，第k位正相数据输出信号所对应的所述D触发器为第k位D触发器，所述第k位D触发器的时钟输入端通过k+1个数据缓冲器连接到时钟输入信号，各所述数据缓冲器具有相同的延时；测量时，在各所述D触发器的Q输出端的正相数据输出信号都为“0”的状态下，将所述数据输入信号由“0”状态切换为“1”状态，所述时钟输入信号跟随所述数据输入信号变化，通过读取所述m位正相数据输出信号中为状态“0”的个数或者所述m位反相数据输出信号中为状态“1”的个数，将该个数乘以所述数据缓冲器的延时得到所述D触发器的数据建立时间。
【技术特征摘要】
1.一种D触发器的数据建立时间的测量电路，其特征在于：
包括m个D触发器，将各所述D触发器的数据输入端都连接数据输入信号；各所
述D触发器的复位清零端都连接复位清零信号；
每一个所述D触发器的Q输出端输出1位正相数据输出信号、Q非输出端输出1
位反相数据输出信号，m个所述D触发器的Q输出端共输出m位正相数据输出信号、Q
非输出端共输出m位反相数据输出信号；令k为0至m-1中的任意一个值，第k位正
相数据输出信号所对应的所述D触发器为第k位D触发器，所述第k位D触发器的时
钟输入端通过k+1个数据缓冲器连接到时钟输入信号，各所述数据缓冲器具有相同的
延时；
测量时，在各所述D触发器的Q输出端的正相数据输出信号都为“0”的状态下，
将所述数据输入信号由“0”状态切换为“1”状态，所述时钟输入信号跟随所述数据
输入信号变化，通过读取所述m位正相数据输出信号中为状态“0”的个数或者所述m
位反相数据输出信号中为状态“1”的个数，将该个数乘以所述数据缓冲器的延时得
到所述D触发器的数据建立时间。
2.如权利要求1所述的D触发器的数据建立时间的测量电路，其特征在于，还
包括：数据缓冲器的延时测量电路；
所述数据缓冲器的延时测量电路包括n个数据缓冲器，一个两输入的异或门；
所述异或门的一个输入端直接连接所述时钟输入信号，所述异或门的另一个输入
端通过n个所述数据缓冲器连接到所述时钟输入信号；
测量时，在所述时钟输入信号由“0”状态切换为“1”状态之后，读取所述异或
门的输出信号的高电平持续时间，用该高电平持续时间除以n得到所述数据缓冲器的
延时。
3.如权利要求1所述的D触发器的数据建...
【专利技术属性】
技术研发人员：赵锋，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：上海;31
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