半导体元件的制造方法技术

本发明专利技术公开一种半导体元件的制造方法，包括以下步骤。提供包括存储单元区与周边区域的基底，且基底中已形成多数个隔离结构。每一隔离结构包含凸出于基底表面的裸露部分。在基底上形成第一介电层。在每一隔离结构的裸露部分的侧壁上形成保护层。移除周边区域上的第一介电层。在周边区域的基底上形成第二介电层。

【技术实现步骤摘要】

本专利技术涉及一种半导体元件的制造方法。
技术介绍
随着半导体元件尺寸的日益缩减，将不同元件整合在同一芯片上已成为产品在设计制造上的趋势。以非挥发性存储器为例，同一芯片上例如同时包括存储单元、低压元件、高压元件或电容器等。上述元件在基底中例如是以浅沟槽隔离(shallowtrenchisolation,STI)结构分隔，并包括各自的栅极及栅氧化层。由于不同元件所需要的操作电压及效能不同，因此栅氧化层的厚度也会相异。一般而言，制造不同厚度的栅氧化层的方法包括在基底设置隔离结构以定义主动区(activearea)后，再于不同主动区域形成不同厚度的栅氧化层。然而，在上述制作工艺中，当移除其他厚度的栅氧化层时，会在主动区的顶角(topcorner)周围部分形成凹陷(divot)。并且，随着移除次数的增加，所产生的凹陷区域也会愈大。举例而言，低压元件区的凹陷区域往往大于高压元件区。上述凹陷区域的栅氧化层的厚度较薄，容易成为元件漏电流的路径，进而产生击穿电压、起始电压等电性上的问题，使元件的可靠度降低。因此，如何解决在制造不同厚度的栅氧化层时，主动区的顶角周围所产生的凹陷问题，以避免元件产生漏电流，进而提升元件的可靠度，为当前所需研究的课题。
技术实现思路
本专利技术的目的在于提供一种半导体元件的制造方法，改善主动区的顶角周围产生凹陷的问题，以避免元件产生漏电流，进而提升元件的可靠度。为达上述目的，本专利技术提供一种半导体元件的制造方法，包括以下步骤。提供基底，上述基底包括存储单元区与周边区域，且基底中已形成多数个隔离结构。每一隔离结构包含凸出于基底表面的裸露部分。在基底上形成第一介电层。在每一隔离结构的裸露部分的侧壁上形成保护层。移除周边区域上的第一介电层。在周边区域的基底上形成第二介电层。在本专利技术的一实施例中，形成上述保护层的方法包括以下步骤。在基底上形成材料层，覆盖第一介电层以及隔离结构。移除覆盖第一介电层以及部分隔离结构的材料层，以于每一隔离结构的裸露部分的侧壁上形成保护层。在本专利技术的一实施例中，移除上述材料层的方法包括回蚀刻法。在本专利技术的一实施例中，形成上述保护层的方法包括化学气相沉积法。在本专利技术的一实施例中，上述保护层的材料包括α-Si、SiO2、SiN或其组合。在本专利技术的一实施例中，上述保护层的厚度介于3纳米至10纳米之间。在本专利技术的一实施例中，在形成上述第二介电层之后的保护层的厚度大于形成第二介电层之前的保护层的厚度。在本专利技术的一实施例中，移除上述第一介电层的方法包括湿式蚀刻法。在本专利技术的一实施例中，上述周边区域包括第一区与第二区。并且，在周边区域的基底上形成第二介电层的步骤后，还包括以下步骤。移除第二区上的第二介电层。在第二区的基底上形成第三介电层，其中第三介电层的厚度小于第二介电层的厚度。在本专利技术的一实施例中，移除上述第二介电层的方法包括湿式蚀刻法。在本专利技术的一实施例中，上述周边区域还包括第三区。并且，在第二区的基底上形成第三介电层的步骤后，还包括于第三区的基底上形成第四介电层。在本专利技术的一实施例中，上述第四介电层的厚度小于第三介电层。在本专利技术的一实施例中，上述第四介电层的厚度小于第三介电层的厚度。在本专利技术的一实施例中，上述第一区为中压元件区，第二区以及第三区为低压元件区。在本专利技术的一实施例中，上述第二区用于形成输入/输出晶体管，第三区用于形成核心晶体管。在本专利技术的一实施例中，形成上述隔离结构的方法包括以下步骤。在基底上形成衬层以及掩模层。图案化掩模层、衬层与基底，以于基底中形成多数个沟槽。在沟槽中填入绝缘材料层。移除衬层与掩模层，以形成隔离结构。在本专利技术的一实施例中，上述第二介电层的厚度介于150埃至200埃之间。基于上述，在本专利技术的半导体元件的制造方法中，通过在隔离结构的侧壁上配置保护层，使得在移除主动区上的介电层时，保护层可避免靠近主动区的顶角周围的隔离结构被一并移除，进而避免主动区的顶角周围产生凹陷。并且，由于保护层位于凸出于基底表面的隔离结构的侧壁上，如此一来可避免蚀刻剂对隔离结构造成侧蚀刻，进一步防止主动区的顶角周围产生凹陷，以避免元件发生漏电流等电性上的问题，进而提升元件的可靠度。为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。附图说明图1A至图1K为本专利技术的一实施例所绘示的半导体元件的制造流程剖视图。符号说明10：基底11：主动区(有源区)12：衬层14：掩模层16：绝缘材料层18：隔离结构18a：裸露部分18b：底部22：第一介电层24：第二介电层26：第三介电层28：第四介电层30：材料层32：保护层100：半导体元件102：存储单元区104：周边区域106：第一区108：第二区110：第三区T：沟槽具体实施方式图1A至图1K是依照本专利技术的一实施例所绘示的半导体元件100的制造流程剖视图。请参照图1A，提供基底10。基底10的材料包括半导体、半导体化合物或绝缘体上硅(silicononinsulator,SOI)。基底10例如是硅基底。基底10包括存储单元区102与周边区域104。周边区域104例如是包括存储单元以外的周边电路区。周边区域104可包括第一区106、第二区108以及第三区110。在一实施例中，第一区106例如是中压元件区；第二区108及第三区110例如是低压元件区，但本专利技术不限于此。在其他实施例中，第一区106、第二区108以及第三区110可各自形成所需的元件，如晶体管、电容等。举例而言，第二区108例如是用于形成输入/输出晶体管，第三区110例如是用于形成核心晶体管。之后，在基底10上形成衬层12。衬层12的材质例如是氧化硅。形成的方法例如是热氧化法。接着，在衬层12上形成掩模层14。掩模层14的材质例如是氮化硅、碳化硅或氮碳化硅等绝缘材料。形成的方法例如是化学气相沉积法。然后，图案化掩模层14、衬层12以及基底10，以于基底10中形成多数个沟槽T。上述图案化的方法例如是利用光刻以及蚀刻技术。接着，在沟槽T中填入绝缘材料层16。绝缘材料层16的材质例如是氧化硅。之后，以图案化的掩模层14做为研磨终止层，对基底10进行化学机械研磨制作工艺，以移除本文档来自技高网...

【技术保护点】
一种半导体元件的制造方法，包括：提供一基底，该基底包括存储单元区与周边区域，且该基底中已形成多数个隔离结构，每一隔离结构包含凸出于该基底表面的一裸露部分；在该基底上形成一第一介电层；在每一隔离结构的该裸露部分的侧壁上形成一保护层；移除该周边区域上的该第一介电层；以及在该周边区域的该基底上形成一第二介电层。

【技术特征摘要】
2014.10.15 TW 1031356501.一种半导体元件的制造方法，包括：
提供一基底，该基底包括存储单元区与周边区域，且该基底中已形成多
数个隔离结构，每一隔离结构包含凸出于该基底表面的一裸露部分；
在该基底上形成一第一介电层；
在每一隔离结构的该裸露部分的侧壁上形成一保护层；
移除该周边区域上的该第一介电层；以及
在该周边区域的该基底上形成一第二介电层。
2.如权利要求1所述的半导体元件的制造方法，其中形成该保护层的方
法包括：
在该基底上形成一材料层，该材料层覆盖该第一介电层以及该些隔离结
构；以及
移除覆盖该第一介电层以及部分该些隔离结构的该材料层，以于每一隔
离结构的该裸露部分的侧壁上形成该保护层。
3.如权利要求2所述的半导体元件的制造方法，其中移除该材料层的方
法包括回蚀刻法。
4.如权利要求1所述的半导体元件的制造方法，其中形成该保护层的方
法包括化学气相沉积法。
5.如权利要求1所述的半导体元件的制造方法，其中该保护层的材料包
括α-Si、SiO2、SiN或其组合。
6.如权利要求1所述的半导体元件的制造方法，其中该保护层的厚度介
于3纳米至10纳米之间。
7.如权利要求1所述的半导体元件的制造方法，其中于形成该第二介电
层之后的该保护层的厚度大于形成该第二介电层之前的该保护层的厚度。
8.如权利要求1所述的半导体元件的制造方法，其中移除该第一介电层
的方法...

【专利技术属性】
技术研发人员：施凯侥，王思婷，尹德源，张柏成，戴炘，
申请(专利权)人：力晶科技股份有限公司，
类型：发明
国别省市：中国台湾;71