半导体器件及其制造方法技术

本公开可以提供一种具有三维存储器件的半导体器件，该三维存储器件具有改进的性能和可靠性。该器件可以包括管栅，管栅具有嵌入在所述管栅中的管沟道膜。该器件可以包括源极侧沟道膜和漏极侧沟道膜，源极侧沟道膜和漏极侧沟道膜分别耦接至管沟道膜的两端。该器件可以包括层间绝缘膜和导电图案，层间绝缘膜和导电图案交替层叠且设置在管栅之上，交替层叠的层间绝缘膜和导电图案围绕源极侧沟道膜和漏极侧沟道膜。该器件可以包括狭缝，狭缝设置在漏极侧沟道膜和源极侧沟道膜之间并且将交替层叠的层间绝缘膜和导电图案划分为源极侧层叠和漏极侧层叠，狭缝在邻近于管栅的狭缝底部处具有圆形形状。

【技术实现步骤摘要】
相关申请的交叉引用本申请要求2015年8月24日提交给韩国知识产权局的申请号为10-2015-0119086的韩国专利申请的优先权，其全部内容通过引用整体合并于此。
本公开总体涉及一种半导体器件及其制造方法，更具体地，涉及一种包括三维存储器件的半导体器件及其制造方法。
技术介绍
半导体器件可以包括储存数据的存储器件。存储器件可以包括存储串，该存储串在存储串的一端处耦接至位线以及在存储串的另一端处耦接至公共源极线。存储串包括彼此串联耦接的多个存储单元。为了高度集成存储器件，正在研发具有三维的存储单元布置的三维存储器件。三维存储器件可以具有三维的存储串布置，每个串包括沟道膜以及串联耦接的多个存储单元，所述沟道膜在存储串的一端处耦接至位线以及在存储串的另一端处耦接至公共源极线。近来，半导体器件制造商一直在尝试实现关于三维存储器件的高性能和高可靠性。附图说明图1是图示根据本公开的实施例的半导体器件的存储串的示例的透视图。图2A和图2B是图示图1中区域“A”的各种示例的剖面图。图3A至图3F是图示根据本公开的实施例的制造半导体器件的方法的示例的剖面图。图4是图示根据本公开的实施例的存储系统的示例的示图。图5是图示根据本公开的实施例的计算系统的示例的示图。具体实施方式本公开可以提供一种具有三维存储器件的半导体器件及其制造方法，该三维存储器件具有改进的性能和可靠性。在本公开的一个实施例中，半导体器件可以包括管栅，管栅具有嵌入在所述管栅中的管沟道膜。半导体器件以包括：源极侧沟道膜和漏极侧沟道膜，分别耦接至管沟道膜的两端。半导体器件可以包括：层间绝缘膜和导电图案，交替层叠且设置在管栅之上，交替层叠的层间绝缘膜和导电图案围绕源极侧沟道膜和漏极侧沟道膜。半导体器件可以包括狭缝，狭缝设置在漏极侧沟道膜与源极侧沟道膜之间并且将交替层叠的层间绝缘膜和导电图案划分为源极侧层叠和漏极侧层叠，狭缝在邻近于管栅的狭缝底部处具有圆形形状。在本公开的一个实施例中，制造半导体器件的方法可以包括：形成包括管栅、第一层间绝缘膜、下导电膜、第二层间绝缘膜和牺牲膜以及源极侧沟道膜和漏极侧沟道膜的初步结构，管栅围绕管沟道，第一层间绝缘膜在管栅上，下导电膜在第一层间绝缘膜上，第二层间绝缘膜和牺牲膜交替层叠在下导电膜之上，源极侧沟道膜和漏极侧沟道膜垂直延伸穿过交替层叠的第二层间绝缘膜和牺牲膜，源极侧沟道膜和漏极侧沟道膜分别连接至管沟道的两端。所述方法可以包括：在源极侧沟道膜与漏极侧沟道膜之间形成狭缝，狭缝垂直穿过交替层叠的第二层间绝缘膜以及牺牲膜和下导电膜，狭缝具有朝向管栅的圆形底部。所述方法可以包括：通过狭缝去除牺牲膜以形成开口。所述方法可以包括：利用导电材料填充开口中的每个以形成主导电图案中的每个。在附图中图示了各种实施例的示例并且以下进一步描述各种实施例的示例。将理解的是，本文中的讨论并非意在将权利要求局限于描述的特定实施例。相反地，其意在覆盖可以被包括在由所附权利要求所限定的本公开的精神和范围之内的替代物、变型和等同物。将参照附图更详细地描述示例性实施例。然而，本公开可以以各种不同的形式来实现，并且不应当被解释为仅仅局限于本文中示出的实施例。更确切地说，这些实施例被提供作为示例，使得本公开将是彻底和完整的，并且将把本公开的方面和特征充分地传达给本领域技术人员。将理解的是，虽然在本文中可以使用术语“第一”、“第二”和“第三”等以用于描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应当受到这些术语的限制。这些术语用于将一个元件、组件、区域、层或部分与另一个元件、组件、区域、层或部分区分开。因此，在不脱离本公开的精神和范围的情况下，以下描述的第一元件、组件、区域、层或部分可以被称为第二元件、组件、区域、层或部分。将理解的是，当元件或层被称为“连接至”或“耦接至”另一个元件或层时，其可以直接连接至或耦接至其他元件或层，或者可以存在一个或更多个中间元件或层。另外，还将理解的是，当元件或层被称为在两个元件或两个层“之间”时，其可以是两个元件或两个层之间的唯一的元件或唯一的层，或者也可以存在一个或更多个中间元件或中间层。本文中所用的术语仅是用于描述特定实施例的目的，而非意在对本公开进行限制。如本文中所用，除非上下文中明确地另外指出，否则单数形式(“a”和“an”)意在也包括复数形式。还将理解的是，当在此说明书中使用术语“包括”、“包括有”、“包含”和“包含有”时，说明所陈述的特征、整体、操作、元件和/或组件的存在，但不排除存在或添加一个或更多个其他特征、整体、操作、元件、组件和/或其组合。如本文中所用，术语“和/或”包括相关所列项目中的一个或更多个的任意组合和所有组合。诸如在一列元件前面的“……中的至少一个”的表达可以修饰整列元件，而可以不修饰该列的个别元件。除非另外定义，否则在本文中使用的包括技术术语和科学术语的所有术语具有与本专利技术构思所属领域技术人员通常理解的意思相同的意思。还将理解的是，诸如在常用字典中定义的术语的术语应当被解释为具有与其在相关领域环境中的意思一致的意思，并且将不会以理想化或过于形式化的意义来解释(除非在本文中明确地这样定义)。在下面的描述中，阐述了若干具体细节以提供对本公开的彻底的理解。可以在没有这些具体细节的一些或全部的情况下实践本公开。在其他情况下，未详细描述众所周知的工艺结构和/或工艺以避免对本公开造成不必要的混淆。在本文的各种实施例中描述了具有三维存储器件的半导体器件以及制造本公开的半导体器件的方法。图1是图示根据本公开的实施例的半导体器件的存储串的示例的透视图。出于描述方便的目的，图1图示了不包括绝缘膜的示例。参照图1，存储串可以沿穿层结构(through-layerstructure)THS布置，所述穿层结构将位线BL与公共源极线CSL彼此耦接。虽然图1图示了具有U形的穿层结构THS，但是穿层结构THS可以以包括W形的各种形状形成。位线BL和公共源极线CSL可以彼此垂直地间隔。在示例中，公共源极线CSL可以设置在位线BL下面。虽然在图1中未图示，但是绝缘膜可以设置在公共源极线CSL与位线BL之间。位线BL和公共源极线CSL可以由导电材料制成。管栅PG可以设置在位线BL和公共源极线CSL下面。管栅PG可以由导电材料制成。漏极侧层叠ML_D可以设置在管栅PG与位线BL之间，以及源极侧层叠ML_S可以设置在管栅PG与公共源极线CSL之间。漏极侧层叠ML_D和源极侧层叠ML_S可以通过狭缝SI分离。漏极侧层叠ML_D和源极侧层叠ML_S可以具有彼此相同或基本上相同的高度。漏极侧层叠ML_D可以包括垂直布置并且彼此间隔开的漏极侧导电图案PWL_D、WL_D和DSL。可以理解的是，虽然未图示，但是漏极侧导电图案PWL_D、WL_D、DSL中的每个可以设置在层间绝缘膜之间。漏极侧导电图案可以包括邻近于管栅PG的漏极侧下导电图案PWL_D以及设置在漏极侧下导电图案PWL_D之上的漏极侧主导电图案WL_D和DSL。漏极侧下导电图案PWL_D可以用作虚设字线以抑制耦接至管栅PG的管道晶体管的阈值电压偏移。漏极侧主导电图案可以包括漏极侧字线WL_D和设置在本文档来自技高网...

【技术保护点】
一种半导体器件，包括：管栅，具有嵌入在所述管栅中的管沟道膜；源极侧沟道膜和漏极侧沟道膜，分别耦接至管沟道膜的两端；层间绝缘膜和导电图案，交替层叠且设置在管栅之上，交替层叠的层间绝缘膜和导电图案围绕源极侧沟道膜和漏极侧沟道膜；以及狭缝，设置在漏极侧沟道膜与源极侧沟道膜之间并且将交替层叠的层间绝缘膜和导电图案划分为源极侧层叠和漏极侧层叠，狭缝在邻近于管栅的狭缝底部处具有圆形形状。

【技术特征摘要】
2015.08.24 KR 10-2015-01190861.一种半导体器件，包括：管栅，具有嵌入在所述管栅中的管沟道膜；源极侧沟道膜和漏极侧沟道膜，分别耦接至管沟道膜的两端；层间绝缘膜和导电图案，交替层叠且设置在管栅之上，交替层叠的层间绝缘膜和导电图案围绕源极侧沟道膜和漏极侧沟道膜；以及狭缝，设置在漏极侧沟道膜与源极侧沟道膜之间并且将交替层叠的层间绝缘膜和导电图案划分为源极侧层叠和漏极侧层叠，狭缝在邻近于管栅的狭缝底部处具有圆形形状。2.如权利要求1所述的器件，其中，导电图案包括邻近于管栅的下导电图案，下导电图案由彼此不同并且垂直布置的材料膜制成。3.如权利要求1所述的器件，其中，导电图案包括邻近于管栅的下导电图案，下导电图案包括第一导电膜和第二导电膜的层叠。4.如权利要求3所述的器件，其中，下导电图案还包括在第一导电膜与第二导电膜之间的防反应膜。5.如权利要求4所述的器件，其中，防反应膜包括金属氮化物膜。6.如权利要求3所述的器件，其中，第一导电膜包括金属膜。7.如权利要求3所述的器件，其中，第二导电膜由与管栅相同的材料制成。8.如权利要求3所述的器件，其中，导电图案包括设置在下导电图案之上的主导电图案，并且第二导电膜由与主导电图案不同的材料制成。9.如权利要求3所述的器件，其中，第二导电膜包括多晶硅。10.如权利要求1所述的器件，其中，狭缝的底部与管栅间隔开。11.一种制造半导体器件的...

【专利技术属性】
技术研发人员：申完哲，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国;KR