CMOS反相器及应用该CMOS反相器的电子装置制造方法及图纸

本发明专利技术公开了一种CMOS反相器，包括第一选择器、第二选择器，以及分别通过栅极连接CMOS反相器输入端的第一晶体管、第二晶体管、第三晶体管和第四晶体管，第一晶体管、第二晶体管、第三晶体管和第四晶体管的漏极均连接CMOS反相器的输出端，第一、第三晶体管的源极分别对应连接第一选择器的第一输出端和第二输出端，第二、第四晶体管的源极分别对应连接第二选择器的第一输出端和第二输出端；第一选择器和第二选择器均接入相位相反的第一控制信号和第二控制信号，且均连接所述输入端。采用该CMOS反相器可减少晶体管的劣化、提高器件使用寿命。

【技术实现步骤摘要】

本专利技术涉及电路
，具体涉及一种CMOS反相器及应用该CMOS反相器的电子装置。
技术介绍
CMOS(ComplementaryMetalOxideSemiconductor，互补式金属氧化物半导体)反相器是电路中经常使用的一器件，CMOS反相器接收一输入信号且输出与输入信号逻辑反转的一输出信号。请参阅图1，图1是现有技术中CMOS反相器的电路结构图。如图1所示，该反相器由一P型金属氧化物半导体(PMOS)晶体管T1与一N型金属氧化物半导体(NMOS)晶体管T2组成，然而由于接入的高电平的电源电压Vdd和低电平的电源电压Vss是恒定不变的，假设Vdd、Vss分别为30V和-6V。当输入高电平的输入信号in时，NMOS晶体管T2导通，该反相器输出Vss的低电平-6V，此时PMOS晶体管T1的漏极、源极之间的电压Vds一直保持为Vdd、Vss压差的绝对值(36V)，直到输入端信号in变为低电平，在这段时间PMOS晶体管T1一直受到36V的应力(stress)电压。同样地，当输入信号in为低电平时开始，直至变为高电平之前，NMOS晶体管T2也同样一直受到高的应力电压。在Vdd和Vss的电压差(即电压Vds)较大时，CMOS反相器中核心晶体管在长时间处于较高的应力电压状态下，容易导致晶体管老化和损坏，进而降低反相器的使用寿命。
技术实现思路
本专利技术实施例提供一种CMOS反相器及应用，可以减少输出端的压差变化较大的CMOS反相器中核心晶体管的应力时间、减少晶体管劣化，提高CMOS反相器的使用寿命。第一方面，本专利技术实施例提供了一种互补金属氧化物半导体(CMOS)反相器，所述CMOS反相器包括第一选择器和第二选择器、第一晶体管、第二晶体管、第三晶体管和第四晶体管，其中：所述第一晶体管、第二晶体管、第三晶体管和第四晶体管的栅极均连接至所述CMOS反相器的输入端，所述第一晶体管、第二晶体管、第三晶体管和第四晶体管的漏极均连接至所述CMOS反相器的输出端，所述第一晶体管的源极连接至所述第一选择器的第一输出端，所述第三晶体管的源极连接至所述第一选择器的第二输出端，所述第二晶体管的源极连接至所述第二选择器的第一输出端，所述第四晶体管的源极连接至所述第二选择器的第二输出端；所述第一选择器和所述第二选择器均接入第一控制信号和第二控制信号，所述第一控制信号和所述第二控制信号的相位相反，所述第一选择器和所述第二选择器均电性连接所述CMOS反相器的输入端；当所述第二控制信号为高电平或者所述CMOS反相器的输入端输入高电平信号时，所述第一选择器的第一输出端输出第二控制信号；当所述第一控制信号为高电平或者所述CMOS反相器的输入端输入高电平信号时，所述第一选择器的第二输出端输出第一控制信号；当所述第一控制信号为低电平或者所述CMOS反相器的输入端输入低电平信号时，所述第二选择器的第二输出端输出第一控制信号；当所述第二控制信号为低电平或者所述CMOS反相器的输入端输入低电平信号时，所述第二选择器的第一输出端输出第二控制信号。其中，所述第一选择器包括第一选择电路和第二选择电路，其中：所述第一选择电路和所述第二选择电路均接入所述第一控制信号和所述第二控制信号，所述第一选择电路和第二选择电路均电性连接所述CMOS反相器的输入端，所述第一选择电路电性连接所述第一晶体管的源极，所述第二选择电路电性连接所述第三晶体管的源极。其中，所述第二选择器包括第三选择电路和第四选择电路，其中：所述第三选择电路和所述第四选择电路均接入所述第一控制信号和第二控制信号，所述第三选择电路和第四选择电路均电性连接所述CMOS反相器的输入端，所述第三选择电路连接所述第二晶体管的源极，所述第四选择电路连接所述第四晶体管的源极。其中，所述第一选择电路包括第五晶体管和第六晶体管，其中：所述第五晶体管的栅极接入所述第一控制信号，所述第六晶体管的栅极连接所述CMOS反相器的输入端，所述第五晶体管的源极和所述第六晶体管的漏极均接入所述第二控制信号，所述第五晶体管的源极和所述第六晶体管的源极均电性连接至所述第一选择器的第一输出端。其中，所述第二选择电路包括第七晶体管和第八晶体管，其中：所述第七晶体管的栅极接入所述第二控制信号，所述第八晶体管的栅极连接所述CMOS反相器的输入端，所述第七晶体管的源极和所述第八晶体管的漏极均接入所述第一控制信号，所述第七晶体管的漏极和所述第八晶体管的源极均电性连接至所述第一选择器的第二输出端。其中，所述第三选择电路包括第九晶体管和第十晶体管，其中：所述第九晶体管的栅极接入所述第一控制信号，所述第十晶体管的栅极连接所述CMOS反相器的输入端，所述第九晶体管的源极和所述第十晶体管的漏极均接入所述第二控制信号，所述第九晶体管的漏极和所述第十晶体管的源极均电性连接至所述第二选择器的第一输出端。其中，所述第四选择电路包括第十一晶体管和第十二晶体管，其中：所述第十一晶体管的栅极接入所述第二控制信号，所述第十二晶体管的栅极连接所述CMOS反相器的输入端，所述第十一晶体管的源极和所述第十二晶体管的漏极均接入所述第一控制信号，所述第十一晶体管的漏极和所述第十二晶体管的源极均电性连接至所述第二选择器的第二输出端。其中，所述第一晶体管和所述第三晶体管均为PMOS管，所述第二晶体管和所述第四晶体管均为NMOS管。其中，所述第一控制信号与所述第二控制信号在一个周期内的高电平占比时长与低电平占比时长相等。第二方面，本专利技术实施例还提供了一种电子装置，所述电子装置包括上述的CMOS反相器。本专利技术实施例中提供的CMOS反相器中，当所述第二控制信号为高电平、所述所述第一控制信号为低电平时，所述第一选择器的第一输出端输出第二控制信号，所述第二选择器的第二输出端输出所述第一控制信号；若所述CMOS反相器的输入端输入高电平信号，则所述第一选择器的第二输出端输出所述第一控制信号；所述第二晶体管、第四晶体管导通，所述第三晶体管的源漏极间的压差为零，所述第一晶体管的源漏极间的压差较大；若所述CMOS反相器的输入端输入低电平信号，则选择所述第二选择器的第一输出端输出第二控制信号，所述第一晶体管、第三晶体管导通，所述第二晶体管的源漏极间的压差为零，所述第四晶体管的源漏极间的压差较大。当所述所述第一控制信号为高电平、第二控制信号为低电平时，所述第一选择器的第二输出端输出所述第一控制信号，所述第二选择器的第一输出端输出第二控制信号，若所述CMOS反相器的输入端输入高电平信号，选择所述第一选择器的第一输出端输出第二控制信号，所述第一晶体管的源漏极间的压差为零，所述第三晶体管的源漏极间的压差大；若所述CMOS反相器的输入端输入低电平信号，选择所述第二选择器的第二输出端输出所述第一控制信号；所述第四晶体管的源漏极间的压差为零，所述第一晶体管的源漏极间的压差大。由此可见，在所述CMOS反相器的工作过程中，根据第一、第二控制信号的电平高低，以及反相器输入端信号的电平高低，在同一时间内，只有所述第一晶体管、第二晶体管、第三晶体管和第四晶体管中的一个晶体管处于应力状态，相对减少了每个晶体管的应力时间，实施本专利技术实施例中的CMOS反相器，可以解决在现有反相器输出压差较大的电路中核心晶体管因长期处于高电压状态易引起晶本文档来自技高网...

【技术保护点】
一种互补金属氧化物半导体(CMOS)反相器，其特征在于，所述CMOS反相器包括第一选择器和第二选择器、第一晶体管、第二晶体管、第三晶体管和第四晶体管，其中：所述第一晶体管、第二晶体管、第三晶体管和第四晶体管的栅极均连接至所述CMOS反相器的输入端，所述第一晶体管、第二晶体管、第三晶体管和第四晶体管的漏极均连接至所述CMOS反相器的输出端，所述第一晶体管的源极连接至所述第一选择器的第一输出端，所述第三晶体管的源极连接至所述第一选择器的第二输出端，所述第二晶体管的源极连接至所述第二选择器的第一输出端，所述第四晶体管的源极连接至所述第二选择器的第二输出端；所述第一选择器和所述第二选择器均接入第一控制信号和第二控制信号，所述第一控制信号和所述第二控制信号的相位相反，所述第一选择器和所述第二选择器均电性连接所述CMOS反相器的输入端；当所述第二控制信号为高电平或者所述CMOS反相器的输入端输入高电平信号时，所述第一选择器的第一输出端输出第二控制信号；当所述第一控制信号为高电平或者所述CMOS反相器的输入端输入高电平信号时，所述第一选择器的第二输出端输出第一控制信号；当所述第一控制信号为低电平或者所述CMOS反相器的输入端输入低电平信号时，所述第二选择器的第二输出端输出第一控制信号；当所述第二控制信号为低电平或者所述CMOS反相器的输入端输入低电平信号时，所述第二选择器的第一输出端输出第二控制信号。...

【技术特征摘要】
1.一种互补金属氧化物半导体(CMOS)反相器，其特征在于，所述CMOS反相器包括第一选择器和第二选择器、第一晶体管、第二晶体管、第三晶体管和第四晶体管，其中：所述第一晶体管、第二晶体管、第三晶体管和第四晶体管的栅极均连接至所述CMOS反相器的输入端，所述第一晶体管、第二晶体管、第三晶体管和第四晶体管的漏极均连接至所述CMOS反相器的输出端，所述第一晶体管的源极连接至所述第一选择器的第一输出端，所述第三晶体管的源极连接至所述第一选择器的第二输出端，所述第二晶体管的源极连接至所述第二选择器的第一输出端，所述第四晶体管的源极连接至所述第二选择器的第二输出端；所述第一选择器和所述第二选择器均接入第一控制信号和第二控制信号，所述第一控制信号和所述第二控制信号的相位相反，所述第一选择器和所述第二选择器均电性连接所述CMOS反相器的输入端；当所述第二控制信号为高电平或者所述CMOS反相器的输入端输入高电平信号时，所述第一选择器的第一输出端输出第二控制信号；当所述第一控制信号为高电平或者所述CMOS反相器的输入端输入高电平信号时，所述第一选择器的第二输出端输出第一控制信号；当所述第一控制信号为低电平或者所述CMOS反相器的输入端输入低电平信号时，所述第二选择器的第二输出端输出第一控制信号；当所述第二控制信号为低电平或者所述CMOS反相器的输入端输入低电平信号时，所述第二选择器的第一输出端输出第二控制信号。2.根据权利要求1所述的CMOS反相器，其特征在于，所述第一选择器包括第一选择电路和第二选择电路，其中：所述第一选择电路和所述第二选择电路均接入所述第一控制信号和所述第二控制信号，所述第一选择电路和第二选择电路均电性连接所述CMOS反相器的输入端，所述第一选择电路电性连接所述第一晶体管的源极，所述第二选择电路电性连接所述第三晶体管的源极。3.根据权利要求1所述的CMOS反相器，其特征在于，所述第二选择器包括第三选择电路和第四选择电路，其中：所述第三选择电路和所述第四选择电路均接入所述第一控制信号和所述第二控制信号，所述第三选择电路和第四选择电路均电性连接所述CMOS反相器的输入端，所述第三选择电路连接所述第二晶...

【专利技术属性】
技术研发人员：江志雄，
申请(专利权)人：深圳市华星光电技术有限公司，
类型：发明
国别省市：广东;44