半导体电路制造技术

提供了一种半导体电路。所述半导体电路包括：第一逻辑门，接收第一输入信号、时钟信号和反馈信号的输入并执行第一逻辑操作以输出第一输出信号；以及第二逻辑门，接收第一逻辑门的第一输出信号、时钟信号和第一输入信号的反相的输出信号的输入并执行第二逻辑操作以输出反馈信号。

【技术实现步骤摘要】
本申请要求于2015年9月1日在韩国知识产权局提交的第10-2015-0123745号韩国专利申请和2016年2月11日在韩国知识产权局提交的第10-2016-0015527号韩国专利申请的权益，上述韩国专利申请的公开通过引用全部包含于此。
本公开涉及一种半导体电路。
技术介绍
为了设计以高速操作的芯片，高速触发器和高速时钟门控电路(或时钟门)的设计是重要的。虽然现有的D锁式触发器和时钟门控电路占据小的区域并消耗相对少的功率，但是存在因数据至输出延迟(DQ延迟)相对太慢而无法被施加到高速芯片所造成的限制。
技术实现思路
本公开的多个方面提供了一种以高速操作的半导体电路。然而，本公开的多个方面不限制于在这里阐述的那些。通过参照下面给出的本公开的具体实施方式，本公开的没有被提及的上述和其他方面对于本领域普通技术人员而言将变得更加清楚。根据本公开的一方面，提供了一种半导体电路，该半导体电路包括：第一逻辑门，接收第一输入信号、时钟信号和反馈信号的输入并执行第一逻辑操作以输出第一输出信号；以及第二逻辑门，接收第一逻辑门的第一输出信号、时钟信号以及第一输入信号的反相信号的输入并执行第二逻辑操作以输出反馈信号。根据本公开的另一方面，提供了一种半导体电路，该半导体电路包括：第一逻辑门，接收第一输入信号、时钟信号和反馈信号的输入并执行第一逻辑操作以输出第一输出信号；第二逻辑门，接收第一输入信号和反馈信号的输入并执行第二逻辑操作；以及第三逻辑门，接收第一逻辑门的第一输出信号、时钟信号和第二逻辑门的输出信号的输入并执行第三逻辑操作以输出反馈信号。根据本公开的又一方面，提供了一种半导体电路，该半导体电路包括：第一逻辑门，接收第二输入信号、时钟信号和反馈信号的输入并执行第二逻辑操作以输出第一输出信号，其中，第二输入信号通过对第一输出信号的反相信号和第一输入信号执行第一子逻辑操作而产生；第二逻辑门，接收第一输入信号和反馈信号的输入以执行第一逻辑操作；以及第三逻辑门，接收第一逻辑门的第一输出信号、时钟信号和第二逻辑门的输出信号的输入并执行第二逻辑操作以输出反馈信号。根据本公开的又一方面，提供了一种半导体电路，该半导体电路具有接收D信号和时钟信号并基于接收的D信号和时钟信号产生反馈信号和输出信号的逻辑电路。当D信号具有高数字状态(highdigitalstate)时，输出信号是时钟信号的反相的数字表示(inversedigitalrepresentation)，当数字信号D具有低数字状态时，反馈信号是时钟信号的反相的数字表示。通过研究具体实施方式和权利要求书，本公开的这些和其他方面、实施例和优点对于本领域普通技术人员而言将立刻变得清楚。附图说明通过参照附图详细描述本公开的示例性实施例，本公开的上述和其他方面以及特征将变得更加清楚，其中：图1是示出根据本公开的实施例的半导体电路的电路图；图2是用于解释图1的半导体电路的操作的时序图；图3是示出根据本公开的另一实施例的半导体电路的电路图；图4是示出根据本公开的又一实施例的半导体电路的电路图；图5是示出根据本公开的又一实施例的半导体电路的电路图；图6是示出根据本公开的又一实施例的半导体电路的电路图；图7是示出根据本公开的又一实施例的半导体电路的电路图；图8是示出根据本公开的又一实施例的半导体电路的电路图；图9是示出根据本公开的又一实施例的半导体电路的电路图；图10是用于解释图9的半导体电路的操作的时序图；图11是示出根据本公开的又一实施例的半导体电路的电路图；图12是示出根据本公开的又一实施例的半导体电路的电路图；图13是示出根据本公开的又一实施例的半导体电路的电路图；图14是示出根据本公开的又一实施例的半导体电路的电路图；图15是用于解释图14的半导体电路的操作的时序图；图16是示出根据本公开的又一实施例的半导体电路的电路图；图17是示出根据本公开的又一实施例的半导体电路的电路图；图18是示出根据本公开的又一实施例的半导体电路的电路图；图19是包括根据本公开的实施例的半导体电路的SoC系统的框图；图20是包括根据本公开的实施例的半导体电路的电子系统的框图；图21至图23是根据本公开的一些实施例的半导体电路可适用的示例性半导体系统。具体实施方式将参照附图详细描述实施例。然而，本公开可以以各种不同形式进行体现，而不应该被解释为仅限制于所示出的实施例。而是，这些实施例作为示例提供，使得本公开将是彻底的和完整的，并将把本公开的构思充分地传达给本领域技术人员。因此，针对本公开的一些实施例，没有描述已知的工艺、元件和技术。除非另有注释，否则在整个附图和书面描述中，同样的附图标记指示同样的元件，因此将不重复描述。在附图中，为了清楚起见，可以夸大层和区域的尺寸和相对尺寸。下面通过参照优选的实施例和附图的详细描述，可以更容易地理解本公开的优点和特征以及实现本公开的优点和特征的方法。图1是示出根据本公开的实施例的半导体电路的电路图。参照图1，根据本公开的实施例的半导体电路100包括逻辑门GL1和逻辑门GF。逻辑门GL1接收输入信号D、时钟信号CK和反馈信号FB的输入并且执行第一逻辑操作以输出输出信号LAT1。在本实施例中，逻辑门GL1可以包括3输入NAND逻辑门。在这种情况下，第一逻辑操作可以是NAND逻辑操作。这里，所述3输入NAND逻辑门是接收三个输入信号、仅当所有三个输入信号与逻辑值“1”对应时输出逻辑值“0”而在所有其他情况下输出逻辑值“1”的逻辑门。逻辑门GF接收逻辑门GL1的输出信号LAT1、时钟信号CK以及输入信号D的反相的输出信号，并执行第二逻辑操作以输出反馈信号FB。在本实施例中，逻辑门GF可以包括3输入NAND逻辑门。在这种情况下，第二逻辑操作可以是NAND逻辑操作。根据实际的实现目的，也可以使用执行相同的操作的不同的逻辑门对下面描述的根据本公开的各种实施例的半导体电路进行修改。例如，在本实施例中，如上面所描述的，虽然两个逻辑门GL1和GF可以设置为执行NAND逻辑操作的NAND逻辑门，但是两个逻辑门GL1和GF也可以设置为执行NOR逻辑操作的NOR逻辑门。在这种情况下，输入到逻辑门GL1、GF的输入信号或者从逻辑门GL1、GF输出的输出信号可以根据需要而具有与上面提到的构造不同的反相的逻辑值。例如，当设置为NAND逻辑门时，如果逻辑门GL1设定(逻辑“1”、逻辑“0”和逻辑“1”)为输入并设定逻辑“0”为输出，那么当设置为NOR逻辑门时，逻辑门GL1可以设定(逻辑“0”、逻辑“1”和逻辑“0”)为输入并可以设定逻辑“1”为输出。即，在本公开的一些实施例中，逻辑门GL1可以包括3输入NOR逻辑门。在这种情况下，第一逻辑操作可以是NOR逻辑操作。这里，3输入NOR逻辑门是接收三个输入信号、仅当所有三个输入信号与逻辑值“0”对应时输出逻辑值“1”而在所有其他情况下输出逻辑值“0”的逻辑门。同时，逻辑门GF可以包括3输入NOR逻辑门。在这种情况下，第二逻辑操作可以是NOR逻辑操作。这样的替换关系适用于下面描述的本公开的所有各种实施例，AND逻辑操作可以被OR逻辑操作替换，OR逻辑操作可以被AND逻辑操作替换，NAND逻辑操作可以被NOR逻辑操作替换，NOR逻辑操作可以被NAND逻辑操本文档来自技高网...

【技术保护点】
一种半导体电路，所述半导体电路包括：第一逻辑门，接收第一输入信号、时钟信号和反馈信号的输入并执行第一逻辑操作以输出第一输出信号；第二逻辑门，接收第一逻辑门的第一输出信号、时钟信号和第一输入信号的反相的输出信号的输入并执行第二逻辑操作以输出反馈信号。

【技术特征摘要】
2015.09.01 KR 10-2015-0123745;2016.02.11 KR 10-2011.一种半导体电路，所述半导体电路包括：第一逻辑门，接收第一输入信号、时钟信号和反馈信号的输入并执行第一逻辑操作以输出第一输出信号；第二逻辑门，接收第一逻辑门的第一输出信号、时钟信号和第一输入信号的反相的输出信号的输入并执行第二逻辑操作以输出反馈信号。2.根据权利要求1所述的半导体电路，所述半导体电路进一步包括接收第一输入信号的输入并执行反相逻辑操作以输出反相的输出信号的反相器。3.根据权利要求1所述的半导体电路，其中：第一逻辑门包括3输入NAND逻辑门、OR-NAND组合逻辑门和AND-OR-NAND组合逻辑门中的至少一种，第二逻辑门包括3输入NAND逻辑门、2AND-OR-NAND组合逻辑门和AND-OR-NAND组合逻辑门中的至少一种。4.根据权利要求1所述的半导体电路，其中：第一逻辑门包括3输入NOR逻辑门、AND-NOR组合逻辑门和OR-AND-NOR组合逻辑门中的至少一种，第二逻辑门包括3输入NOR逻辑门、2OR-AND-NOR组合逻辑门和OR-AND-NOR组合逻辑门中的至少一种。5.根据权利要求1所述的半导体电路，其中：第一输入信号包括使能信号和扫描使能信号，第一逻辑门包括对使能信号和扫描使能信号执行第一子逻辑操作以产生第一中间信号并对第一中间信号、时钟信号和反馈信号执行第二子逻辑操作以输出第一输出信号的组合逻辑门。6.根据权利要求1所述的半导体电路，所述半导体电路进一步包括接收第一输出信号的输入并执行反相逻辑操作以输出第二输出信号的反相器。7.根据权利要求1所述的半导体电路，所述半导体电路进一步包括接收第一输出信号以及时钟信号的反相信号的输入以输出第二输出信号的锁存器。8.根据权利要求1所述的半导体电路，其中：第一输入信号进一步包括第二输入信号和扫描使能信号，第一逻辑门包括对第二输入信号和扫描使能信号执行第一子逻辑操作以产生第一中间信号并对第一中间信号、时钟信号和反馈信号执行第二子逻辑操作以输出第一输出信号的组合逻辑门。9.根据权利要求1所述的半导体电路，其中：第一输入信号包括第三输入信号、第四输入信号和扫描使能信号，第一逻辑门包括对第三输入信号、第四输入信号和扫描使能信号执行第一子逻辑操作以产生第一中间信号并对第一中间信号、时钟信号和反馈信号执行第二子逻辑操作以输出第一输出信号的组合逻辑门。10.根据权利要求1所述的半导体电路，其中：第一输入信号包括第三输入信号、第四输入信号和扫描使能信号，第一逻辑门包括对第三输入信号和第四输入信号执行第一子逻辑操作以产生第一中间信号、对第一中间信号和...

【专利技术属性】
技术研发人员：金珉修，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR