增强型高电子迁移率晶体管结构制造技术

一种增强型高电子迁移率晶体管结构，包含通道层、阻障层、接面层、栅极、源极、及漏极。通道层为第一III‑V族半导体，位于基板上。阻障层为第二III‑V族半导体，设置于通道层之上。阻障层包含第一掺杂区、调整掺杂区及第二掺杂区，第一掺杂区及第二掺杂区为n型第二III‑V族半导体、调整掺杂区包含p型第二III‑V族半导体，第一掺杂区及第二掺杂区位于调整掺杂区两侧，接面层位于调整掺杂区之上，为一P型第三III‑V族半导体，且掺杂量高于调整掺杂区，又调整掺杂区邻近接面层的区域的掺杂浓度高于接近通道层的区域的掺杂浓度。

【技术实现步骤摘要】

本专利技术涉及一种半导体结构，尤其是一种增强型高电子迁移率晶体管结构。
技术介绍
高电子迁移率晶体管(High-Electron-MobilityTransistor，HEMT)是对金属氧化物半导体场效晶体管(MOSFET)的改良。主要的特点为使用两种具有不同能隙的半导体材料接合，常见的是将两种III-V族半导体以磊晶方式接合，例如砷化镓(GaAs)、氮化镓(GaN)、砷化铝镓(AlxGa1-xAs)、氮化铝镓(AlxGa1-xN)、氮化铟镓等(InxGa1-xN)，在界面间形成为载子通道。载子的移动受到量子井的限制而受限在二维，因此又被称作二维电子气(Two-DimensionElectronGas，2DEG)。由于减少了一个维度的散射，而使电子的迁移率大幅的提升，从而能在高频率下操作，适合用于手机芯片、通讯芯片。然而，这样的HEMT结构，2DEG是常通的状态，因而需要在栅极的结构进行改良，而达到开关的效果，这样称为增强型(Enhancement-Mode，E-mode)HEMT。如美国专利US2010/0258842所示，将p型半导体设置于栅极金属及通道层之间。如此，借由栅极堆叠下方产生的空乏区阻断2DEG，在施加偏压(BiasVoltage)才使得2DEG导通，以达到主动控制及开关的功效。目前E-modeHEMT，在这样的栅极堆叠结构所存在的问题在于，栅极漏电流相当大，这可能导致操作时温度上升极快，而影响了安全操作，更限制了晶体管的效能。此外，由于p型半导体的与通道层相连接，不同成分半导体在晶体结构不同，从而导致界面性质不佳，差排(disclocation)、缺陷甚多、粗糙度大。这会使得在长期使用后，容易从缺陷或差排处，产生界面破损，从而限制了E-modeHEMT的电性质及使用寿命。因此，业界亟需一种改良界面及栅极漏电流的E-ModeHEMT结构。
技术实现思路
本专利技术所要解决的技术问题是提供一种增强型(Enhancement-Mode，E-mode)高电子迁移率晶体管(High-Electron-MobilityTransistor，HEMT)结构。为了实现上述目的，本专利技术提供了一种增强型高电子迁移率晶体管结构，包含一通道层、一阻障层、一接面层、一栅极、一源极以及一漏极。通道层为一第一III-V族半导体所制成，且位于一基板之上。阻障层设置于通道层之上。阻障层为一第一III-V族半导体所制成，包含一第一掺杂区、一调整掺杂区以及一第二掺杂区，第一掺杂区及第二掺杂区为n型第二III-V族半导体、调整掺杂区包含一p型第二III-V族半导体，且第一掺杂区及第二掺杂区位于调整掺杂区两侧，其中第二III-V族半导体不同于第一III-V族半导体。接面层位于调整掺杂区上，为一p型第三III-V族半导体，接面层的掺杂量高于调整掺杂区。栅极位于接面层之上、源极设置于通道层上的一侧，并邻接第一掺杂区。漏极位于设置于通道层上的一侧，并邻接第二掺杂区渐层，又调整掺杂区邻近接面层的区域的掺杂浓度高于邻近通道层的区域的掺杂浓度。在一实施例中，调整掺杂区包含一基底部以及多个间隔部，其中基底部为一本质(intrinsic)第二III-V族半导体，而该多个间隔部设置于基底部上，且该多个间隔部中的掺杂浓度由基底部朝接面层增加，为一阶层式的掺杂(gradeddoping)，又第一掺杂区及第二掺杂区为位于基底部上，且位于该多个间隔部的两侧。在一实施例中，p型第三III-V族半导体为p型氮化镓(GaN)或p型氮化铝镓(AlzGa1-zN，0<z<0.5)。第二III-V族半导体为氮化铝镓(AlxGa1-xN，0<x<0.5)、第一III-V族半导体为氮化镓(GaN)，第一掺杂区及第二掺杂区为掺杂硅(Si)、间隔部为掺杂镁(Mg)。此时，该多个间隔部中的铝(Al)比例(x)可以为相等。或者，当p型第三III-V族半导体为p型氮化镓(GaN)时，基底部及该多个间隔部的铝比例(x)朝向接面层逐渐递减。又或者，当p型第三III-V族半导体为p型氮化铝镓(AlzGa1-zN，0<z<0.5)，在z<x时，基底部及该多个间隔部的铝比例(x)朝向接面层逐渐递减，而在z>x时，基底部及该多个间隔部的铝比例(x)朝向接面层逐渐递增。在一实施例中，调整掺杂区除了包含一基底部以及多个间隔部之外，还包含多个界面调整部，界面调整部设置该多个间隔部之间，且各界面调整部为一本质第二III-V族半导体，从而使得调整掺杂区呈脉冲掺杂(deltadoping)或不连续掺杂。第二III-V族半导体为氮化铝镓(AlxGa1-xN，0<x<0.5)时，该多个间隔部及该多个界面调整部中的铝(Al)比例(x)可以为相等。或者，当p型第三III-V族半导体为p型氮化镓(GaN)时，基底部、该多个间隔部及该多个界面调整部的铝比例(x)朝向接面层逐渐递减。又或者，当p型第三III-V族半导体为p型氮化铝镓(AlzGa1-zN，0<z<0.5)，在z<x时，基底部、该多个间隔部、及该多个界面调整部的铝比例(x)朝向接面层逐渐递减，而在z>x时，基底部、该多个间隔部及该多个界面调整部的铝比例(x)朝向接面层逐渐递增。在一实施例中，基板为硅基板、蓝宝石基板、或碳化硅(SiC)基板。在一实施例中，在基板及通道层之间还包含一缓冲层，缓冲层为氮化镓(GaN)或氮化铝(AlN)。在一实施例中，接面层的掺杂浓度为1x1018至1x1020cm-3。而相对应的调整掺杂区中第二III-V族半导体的掺杂浓度为1x1016至1x1020cm-3、第一掺杂区及第二掺杂区的掺杂浓度为1x1016至1x1020cm-3。在一实施例中，在第一掺杂区及第二掺杂区之上还设置有一介电层，介电层为氮化硅(Si3N4)或二氧化硅(SiO2)。本专利技术的技术效果在于：本专利技术增强型高电子迁移率晶体管结构借由改变阻障层的材料掺杂，扩大空乏效果以增加开启电压、减少栅极漏电流。此外，还借由调整掺杂区的渐层掺杂，改善阻障层与接面层之间的界面均质性。借此提升界面的品质，进而提升元件的电性质以及使用。以下结合附图和具体实施例对本专利技术进行详细描述，但不作为对本专利技术的限定。附图说明图1为本专利技术增强型高电子迁移率晶体管结构的剖面示意图；图2A为调整掺杂区第一实施例的剖面示意图；图2B为调整掺杂区第二实施例的剖面示意图；图3A为调整掺杂区第一实施例的掺杂浓度示意图；图3B为调整掺杂区第二实施例的掺杂浓度示意图。其中，附图标记1增强型高电子迁移率晶体管结构10基板20通道层25二维电子气30阻障层31第一掺杂区33第二掺杂区35调整掺杂区350基底部361第一间隔部362第二间隔部363第三间隔部364第四间隔部365第五间隔部371第一界面调整部372第二界面调整部40接面层51栅极53源极55漏极60缓冲层70介电层.具体实施方式下面结合附图对本专利技术的结构原理和工作原理作具体的描述：参阅图1，本专利技术增强型高电子迁移率晶体管结构的剖面示意图。如图1所示，增强型高电子迁移率晶体管结构1包含基板10、通道层20、阻障层30、接面层40、栅极51、源极5本文档来自技高网...

【技术保护点】
一种增强型高电子迁移率晶体管结构，其特征在于，包含：一通道层，为一第一III‑V族半导体所制成，位于一基板之上；一阻障层，为一第二III‑V族半导体所制成，设置于该通道层之上，该阻障层包含一第一掺杂区、一调整掺杂区以及一第二掺杂区，该第一掺杂区及该第二掺杂区为n型第二III‑V族半导体，该调整掺杂区包含一p型第二III‑V族半导体，该第一掺杂区及该第二掺杂区位于该调整掺杂区两侧，其中该第二III‑V族半导体不同于该第一III‑V族半导体；一接面层，位于该调整掺杂区之上，为一p型第三III‑V族半导体，该接面层的掺杂量高于该调整掺杂区；一栅极，位于该接面层之上；一源极，设置于该通道层上的一侧，并邻接该第一掺杂区；以及一漏极，位于该设置于该通道层上的一侧，并邻接该第二掺杂区；其中该调整掺杂区邻近该接面层的区域的掺杂浓度高于邻近该通道层的区域的掺杂浓度。

【技术特征摘要】
2015.08.26 TW 1041280171.一种增强型高电子迁移率晶体管结构，其特征在于，包含：一通道层，为一第一III-V族半导体所制成，位于一基板之上；一阻障层，为一第二III-V族半导体所制成，设置于该通道层之上，该阻障层包含一第一掺杂区、一调整掺杂区以及一第二掺杂区，该第一掺杂区及该第二掺杂区为n型第二III-V族半导体，该调整掺杂区包含一p型第二III-V族半导体，该第一掺杂区及该第二掺杂区位于该调整掺杂区两侧，其中该第二III-V族半导体不同于该第一III-V族半导体；一接面层，位于该调整掺杂区之上，为一p型第三III-V族半导体，该接面层的掺杂量高于该调整掺杂区；一栅极，位于该接面层之上；一源极，设置于该通道层上的一侧，并邻接该第一掺杂区；以及一漏极，位于该设置于该通道层上的一侧，并邻接该第二掺杂区；其中该调整掺杂区邻近该接面层的区域的掺杂浓度高于邻近该通道层的区域的掺杂浓度。2.如权利要求1所述的增强型高电子迁移率晶体管结构，其特征在于，该调整掺杂区包含一基底部以及多个间隔部，其中该基底部为一本质第二III-V族半导体，而该多个间隔部设置于该基底部上，且该多个间隔部中的掺杂浓度由该基底部朝该接面层增加，又该第一掺杂区及该第二掺杂区为位于该基底部上，且位于该多个间隔部的两侧。3.如权利要求2所述的增强型高电子迁移率晶体管结构，其特征在于，该p型第三III-V族半导体为p型氮化镓GaN。4.如权利要求2所述的增强型高电子迁移率晶体管结构，其特征在于，该p型第三III-V族半导体为p型氮化铝镓AlzGa1-zN，0<z<0.5。5.如权利要求3或4所述的增强型高电子迁移率晶体管结构，其特征在于，该第二III-V族半导体为氮化铝镓AlxGa1-xN，0<x<0.5、该第一III-V族半导体为氮化镓，该第一掺杂区及该第二掺杂区为掺杂硅，该多个间隔部为掺杂镁，且该基底部与该多个间隔部中的铝比例x相等。6.如权利要求3所述的增强型高电子迁移率晶体管结构，其特征在于，
\t该第二III-V族半导体为氮化铝镓AlxGa1-xN，0<x<0.5，该第一III-V族半导体为氮化镓、该第一掺杂区及该第二掺杂区为掺杂硅、该多个间隔部为掺杂镁，且该基底部及该多个间隔部的铝比例x朝向该接面层逐渐递减。7.如权利要求4所述的增强型高电子迁移率晶体管结构，其特征在于，该第二III-V族半导体为氮化铝镓AlxGa1-xN，0<x&...

【专利技术属性】
技术研发人员：黄彦纶，孙健仁，李依晴，徐文庆，
申请(专利权)人：环球晶圆股份有限公司，
类型：发明
国别省市：中国台湾;71