一种1um工艺的反熔丝FPGA芯片ESD电路版图设计与优化制造技术

本发明专利技术属于集成电路领域，随着CMOS IC集成度的不断提高，MOS器件承受高电压和大电流的能力不断下降，从而对其静电放电ESD保护电路设计提出了更高的要求。这里给出了一款结合1umCMOS工艺的芯片的全芯片ESD防护网络，我们主要对其中的ESD保护电路的版图设计与优化开展工作。

【技术实现步骤摘要】

本专利技术属于集成电路领域，由于静电放电问题已经成为一个影响芯片可靠性的相当严重的问题，而ESD的发生又有很大的随机性和偶然性，因此如何选择ESD保护器件，设计ESD保护电路提高整体ESD鲁棒性，增强IC芯片的ESD承受能力成为IC可靠性设计的研究重点。这里给出了一款FPGA芯片设计高性能全方位保护的ESD防护网络，结合1umCMOS工艺以及该芯片的特点，针对IO以及多电源的情况设计了有针对性的ESD保护电路。
技术介绍
在集成电路领域，静电放电问题已经成为了一个影响芯片可靠性的相当严重的问题。当一块芯片发生ESD事件时，外部环境以及芯片内部积累的大量静态电荷能瞬间通过芯片的引脚流过芯片内部，这个瞬态电流的峰值能达到几安培以上，如此大的瞬态电流足以导致PN结击穿、金属熔断、栅氧化层击穿等对芯片造成永久性的损害。这些数据说明降低ESD失效可以给半导体行业的良品率带来很大的上升空间。而ESD保护器件要在大电流高电压环境下工作，随之而来寄生效应和热效应会对电路的性能造成很大影响，这对版图布局提出了较高要求。本文通过研究发现，通过适当的版图优化可以降低寄生效应和热效应的不利影响，提升ESD保护电路的性能，并针对NMOSESD保护电路提出了相应的版图优化方法和适宜的版图参数。栅接地NMOS(gategroundedNMOS，GGNMOS)是目前广泛应用于IO端口的ESD保护结构，它具有工艺兼容性好、保护特性良好的特点。当PAD端聚集大量的负电荷时，通过漏端D与P-sub之间的PN结，电荷通过衬底B泄放到GND。当PAD端聚集正电荷时，利用的是寄生的三极管。当一个正向的ESD脉冲作用于MOS管的漏端D时，漏端D与衬底B之间的寄生二极管D1在持续反向电压的作用下，发生雪崩击穿，此时由于发生雪崩倍增效应会产生大量的电子空穴对。当雪崩击穿产生的空穴电流I-sub从漏端D通过衬底P-sub流向地时，因为横向寄生衬底电阻R-sub的存在，会使衬底局部电势Vr上升，随着Vr的上升，源衬(SB)之间的压差会使源衬结，即寄生NPN管的发射极导通，最终触发横向的NPN晶体管导通。
技术实现思路
本专利技术基于一种1umCMOS工艺的芯片的全电路ESD防护网络，对其中ESD保护电路的版图进行设计以及优化。本专利技术鉴于上述情况，针对这款芯片的自身特点，设计全电路ESD防护网络，对全电路ESD作了版图设计，并着重对其中的GGNMOS、金属走线、二极管进行了版图设计以及优化设计。附图说明为了更清楚地说明本专利技术中ESD保护电路主要模块版图的设计与优化方案，下面将对上述描述中所涉及到的一些版图以及原理图使用附图作简单地介绍。显而易见地，下面描述中的附图是本专利技术的一些ESD保护电路版图设计以及优化的设计方案。图1为本专利技术全芯片ESD防护架构设计方案。图2为本专利技术BSGDGSGDGSB器件的版图设计方案和横截图面积示意图。图3为本专利技术BSGDGSBSGDGSB器件的版图设计方案和横截图面积示意图。图4为本专利技术金属线两种拐角处理方式的比较示意图。图5为本专利技术器件的两种金属连线的设计方案。图6为本专利技术P+/N-well二极管的版图设计方案。图7为本专利技术二极管串的连线设计方案。具体实施方式为使本专利技术的技术特点以及所做的工作更加清楚，下面将结合本专利技术的附图，对本专利技术在实施过程中的技术方案进行清楚、完整地描述，显然，所描述的设计是本专利技术一部分设计，而不是全部的设计。基于本专利技术中的设计，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他的设计，都属于本专利技术保护的范围。图1为本专利技术全芯片的ESD防护电路设计方案。如图1所示，此款芯片有多组不同的电源域，将IO的供电电源VDDI作为电源ESD总线，IO的地线GNDI作为地线的总线。其他的电源组与ESD总线之间都有双向的二极管作为连接，当有ESD信号出现在FPGA芯片的引脚中时，全芯片的ESD保护电路会把ESD电流引导到ESD总线上进行泄放，因此，总线选用较宽的最上层金属走线，能够承受的电流较多，ESD电流从ESD总线上泄放能提高芯片的可靠性。图2为本专利技术BSGDGSGDGSB器件的版图设计方案和横截图面积示意图。如图2所示，该设计为常规的多叉指GGNMOS结构，中间的两个叉指由于比外面的两个叉指距离衬底接触孔的距离要大，所以中间的两个寄生双极管的衬底电阻要大于外面的两个。在ESD脉冲发生时，中间的两个双极型晶体管就会先导通，存在不均匀导通性。图3为本专利技术BSGDGSBSGDGSB器件的版图设计方案和横截图面积示意图。如图3所示，该设计是在图2设计的基础上做了改进，在器件中间的源极区增加了一个额外的保护环，附加的保护环平衡了4个叉指间的寄生衬底电阻，在发生ESD事件时，使4个双极型晶体管几乎同时被触发，改善了多叉指结构的不均匀导通性。图4为本专利技术金属线两种拐角处理方式的比较示意图。如图4所示，左右两图是金属线两种拐角常用的处理方式，左图是传统的直角拐角，这种设计的拐角，电流几乎不会流过其金属线拐角外侧阴影部分，而实际流过的路径只有其一半左右，所以电流会聚集在拐角的内侧，这种设计在大电流下特别容易发生使金属线熔断，右图针对这两种情况对拐角做了改进设计，这就使得金属线中流过的电流更加匀称。图5为本专利技术器件的两种金属连线的设计方案。如图5所示，左图为逆方向平行走线，从图中可以看出电流的流入端和流出端都在器件的同一侧，从电流方向上说即输入电流与输出电流方向相反。这种走线方式的缺陷是显而易见的：电流的流进和流出都集中在了器件右侧，器件的左半部分变成了透明，对电流的路径没有贡献。这样器件的右侧就会因为承受的电流压力过大而发生损坏。右图对左图稍作了优化，将流入电流和流出电流的方向做了统一，这种走线方式叫做平行走线。图6为本专利技术P+/N-well二极管的版图设计方案。如图6所示，该版图设计，通过环绕P+阳极的拐角使用45度代替90度；通过减少N+阴极接触孔的密度、将P+阳极末端的接触孔从边缘处去除、增加P+阳极与N+阴极之间的距离三个措施来增加拐角处二极管的串联电阻；通过增加二极管的总周长来减少总电流密度，以上的设计方案都可以降低三维效应。图7为本专利技术二极管串的连线设计方案。如图7所示，此芯片采用的二极管串连接方式为：垂直布线方式。针对此芯片的特点，该连接方式可以均匀分散电流分布，避免电流聚集，还能降低串联电阻。最后应说明的是：以上设计方案仅用以说明本专利技术的技术方案，而非对其限制；尽管参照前述设计对本专利技术进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各设计方案所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本专利技术各设计技术方案的精神和范围。本文档来自技高网...

【技术保护点】
一种1um工艺的反熔丝FPGA芯片ESD电路版图设计与优化，其特征在于，包括：结合1um的CMOS工艺以及该项目中芯片的特点，在实现物理后端的过程中，对ESD保护电路的版图进行设计并且优化；主要是涉及对GGNMOS的版图设计与优化；其次还给出了金属走线的优化方案；然后给出了二极管的版图设计以及优化方案。

【技术特征摘要】
1.一种1um工艺的反熔丝FPGA芯片ESD电路版图设计与优化，其特征在于，包括：结合1um的CMOS工艺以及该项目中芯片的特点，在实现物理后端的过程中，...

【专利技术属性】
技术研发人员：吴天健，
申请(专利权)人：吴天健，
类型：发明
国别省市：四川;51