三维集成电路结构及其制造方法技术

本发明专利技术提供了三维集成电路结构，包括第一管芯、衬底通孔和连接件。第一管芯接合至第二管芯，其中，第一管芯的第一介电层接合至第二管芯的第二介电层，其中，第一钝化层位于第一管芯的第一介电层和第一衬底之间，且第一测试焊盘嵌入在第一钝化层中。衬底通孔穿过第一管芯并电连接至第二管芯。连接件通过衬底通孔电连接至第一管芯和第二管芯。本发明专利技术的实施例还涉及三维集成电路结构的制造方法。

【技术实现步骤摘要】

本专利技术的实施例涉及集成电路器件，更具体地，涉及三维集成电路结构及其制造方法。
技术介绍
近年来，半导体工业由于诸如晶体管、二极管、电阻器、电容器等的各种电子元件的集成度不断提高而经历了快速增长。这种集成度的提高主要归因于最小部件尺寸越来越小，这允许在给定区域中集成更多元件。这些更小的电子元件也需要占用面积比现有封装件更小的较小的封装件。半导体封装件的典型类型包括四方扁平封装(QFP)、插针网格阵列(PGA)、球栅阵列(BGA)、倒装芯片(FC)、三维集成电路(3DIC)、晶圆极封装(WLP)和堆叠式封装(PoP)器件。一些3DIC通过在半导体晶圆级上堆叠式放置芯片制备而成。由于堆叠的芯片之间的互连件的长度减小，因此3DIC提供了集成度升高和诸如速度更快和带宽更高的其他优势。然而，3DIC技术发展仍面临相当多的挑战。
技术实现思路
本专利技术的实施例提供了一种三维集成电路结构，包括：第一管芯，接合至第二管芯，其中，所述第一管芯的第一介电层接合至所述第二管芯的第二介电层，其中，第一钝化层位于所述第一管芯的所述第一介电层和第一衬底之间，并且第一测试焊盘嵌入在所述第一钝化层中；衬底通孔，穿过所述第一管芯并电连接至所述第二管芯；以及连接件，通过所述衬底通孔电连接至所述第一管芯和所述第二管芯。本专利技术的另一实施例提供了一种三维集成电路结构，包括：第一管芯，接合至第二管芯，其中，所述第一管芯的第一介电层接合至所述第二管芯的第二介电层，其中，第一钝化层位于所述第一管芯的所述第一介电层和第一衬底之间，并且第一测试焊盘在所述第一钝化层中形成并延伸至所述第一介电层；衬底通孔，穿过所述第一管芯并电连接至所述第二管芯；以及连接件，通过所述衬底通孔电连接至所述第一管芯和所述第二管芯。本专利技术的又一实施例提供了一种制造三维集成电路结构的方法，所述方法包括：对第一半导体晶圆的第一金属化结构和第二半导体晶圆的第二金属化结构实施管芯性能测试以识别第一管芯和第二管芯，其中，所述第一管芯和所述第二管芯是已知良好管芯；在所述第一半导体晶圆上形成第一介电层，并在所述第二半导体晶圆上形成第二介电层；将所述第一管芯拿起以接合至所述第二管芯，其中，将所述第一介电层接合至所述第二介电层；形成连接件以通过衬底通孔电连接至所述第一管芯和所述第二管芯，从而形成堆叠结构；以及将所述堆叠结构分割以形成所述三维集成电路结构。附图简述图1A至图1K是示出根据第一实施例的三维集成电路(3DIC)结构的制造方法的示意性截面图。图2A至图2G是示出根据第二实施例的3DIC结构的制造方法的示意性截面图。图3A至图3G是示出根据第三实施例的3DIC结构的制造方法的示意性截面图。图4A至图4F是示出根据第四实施例的三维集成电路结构的制造方法的示意性截面图。图5A至图5G是示出根据第五实施例的3DIC结构的制造方法的示意性截面图。图6是示出根据一些实施例的3DIC结构的制造方法的流程图。具体实施方式以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实施例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。此外，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…上方”、“在…上方”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作相应的解释。图1A至图1K是示出根据第一实施例的三维集成电路(3DIC)结构的制造方法的示意性截面图。图6是示出根据一些实施例的3DIC结构的制造方法的流程图。参考图1A，提供了第一半导体晶圆100。第一半导体晶圆100包括第一衬底102，第一衬底102可由硅或其他半导体材料制成。可选地或额外地，第一衬底102可包括诸如锗的其他元素半导体材料。在一些实施例中，第一衬底102由诸如碳化硅、砷化镓、砷化铟或磷化铟的化合物半导体制成。在一些实施例中，第一衬底102由诸如锗化硅、磷化硅锗的合金半导体制成。在一些实施例中，第一衬底102包括外延层。例如，第一衬底102具有位于块状半导体上面的外延层。参考图1A，在一些实施例中，在前段制程(FEOL)工艺中形成位于第一半导体晶圆100中的第一器件区104。第一器件区104之一包括栅极结构108、源极/漏极区112和诸如浅沟槽隔离(STI)结构的隔离结构114。栅极结构108包括栅极介电层109、栅电极110并且可能包括间隔件(未示出)。例如，栅极介电层109由氧化硅、高介电常数(高-k)材料或其组合制成。在一些实施例中，高-k材料具有大于约4或甚至大于约10的介电常数。在一些实施例中，高-k材料包括金属氧化物，诸如二氧化钛(TiO2)、二氧化锆(ZrO2)、二氧化铪(HfO2)、五氧化二钽(Ta2O5)和氧化钡锶钛((Ba,Sr)TiO3)或其组合。在一些实施例中，栅电极110是包括金属、金属合金、金属硅化物或其组合的金属栅极。在可选实施例中，栅电极110是多晶硅栅极。源极/漏极区112包括外延层(例如，SiGe或SiC)和/或在其中包括掺杂区。图1A所示的第一器件区104仅为实例，并且在第一器件区104中可形成其他结构。第一器件区104可形成多种N-型金属氧化物半导体(NMOS)和/或P-型金属氧化物半导体(PMOS)器件，诸如晶体管或存储器等，所述器件互连以实施一种或多种功能。在第一衬底102上也可形成诸如电容器、电阻器、二极管、光电二极管、熔断器等的其他器件。参考图1A，在第一器件区104的旁边和上方形成介电层106。例如，介电层106包括氧化硅、氮化硅、氮氧化硅或具有低于4的介电常数的低介电常数(低-k)材料。在一些实施例中，介电层106由氧化硅制成。例如，形成介电层106的方法包括化学气相沉积(CVD)法、物理气相沉积(PVD)工艺等。在第一器件区104上方形成第一互连件120以将其电连接至第一器件区104。在一些实施例中，第一互连件120包括位于介电层106中或上的接触插塞122和导线124。导线124嵌入在第一绝缘层126中。例如，接触插塞122和导线124包括铜、铜合金、镍、铝、钨、其组合等。在一些实施例中，接触插塞122由钨制成且导线124由铜制成。在一些实施例中，形成接触插塞122和导线124包括图案化介电层，在介电层106中或上形成插塞和金属层。在可选实施例中，接触插塞122和导线124可通过例如双镶嵌工艺形成。在一些实施例中，在接触插塞122和介电层106之间或者在导线124和第一绝缘层126之间可形成阻挡层(未示出)以本文档来自技高网...

【技术保护点】
一种三维集成电路结构，包括：第一管芯，接合至第二管芯，其中，所述第一管芯的第一介电层接合至所述第二管芯的第二介电层，其中，第一钝化层位于所述第一管芯的所述第一介电层和第一衬底之间，并且第一测试焊盘嵌入在所述第一钝化层中；衬底通孔，穿过所述第一管芯并电连接至所述第二管芯；以及连接件，通过所述衬底通孔电连接至所述第一管芯和所述第二管芯。

【技术特征摘要】
2015.08.20 US 14/830,7401.一种三维集成电路结构，包括：第一管芯，接合至第二管芯，其中，所述第一管芯的第一介电层接合至所述第二管芯的第二介电层，其中，第一钝化层位于所述第一管芯的所述第一介电层和第一衬底之间，并且第一测试焊盘嵌入在所述第一钝化层中；衬底通孔，穿过所述第一管芯并电连接至所述第二管芯；以及连接件，通过所述衬底通孔电连接至所述第一管芯和所述第二管芯。2.根据权利要求1所述的三维集成电路结构，其中，所述第一测试焊盘的顶面低于所述第一钝化层的顶面。3.根据权利要求1所述的三维集成电路结构，其中，所述第一测试焊盘的顶面与所述第一钝化层的顶面基本共面。4.根据权利要求1所述的三维集成电路结构，还包括嵌入在所述第一钝化层中的再分布线。5.根据权利要求1所述的三维集成电路结构，其中，所述第一测试焊盘之中具有探针标记。6.根据权利要求1所述的三维集成电路结构，其中，所述第一测试焊盘的材料比连接至所述第一测试焊盘的第一互连件的材料柔软，并且所述第一互连件位于所述第一测试焊盘和所述第一衬底之间。7.根据权利要求6所述的三维集成电路结构，其中，所述第一...

【专利技术属性】
技术研发人员：蔡文景，陈明发，余振华，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71