一种半导体器件的制造方法和测试电路技术

本发明专利技术公开了一种半导体器件的制造方法和测试电路，该方法包括：提供具有有源区和非有源区的半导体基底；在半导体基底有源区形成源极、栅极和漏极；在半导体基底非有源区表面形成场氧化层；在场氧化层表面形成至少一对PN结结构和第一多晶硅结构，至少一对PN结结构作为静电防护单元，第一多晶硅结构作为多晶硅熔线；在静电防护单元、多晶硅熔线和有源区上形成介质层并在介质层中制作多个接触孔；金属填充多个接触孔，并制作静电防护单元、多晶硅熔线和有源区的源极、栅极和漏极的金属互连，其中，静电防护单元和多晶硅熔线相互串联后再并联于源极和栅极之间。本发明专利技术有效检测了半导体器件中晶体管的真实电参数和静电防护单元的电参数。

【技术实现步骤摘要】

本专利技术涉及半导体制造工艺，尤其涉及一种半导体器件的制造方法和测试电路。
技术介绍
静电和静电放电在日常生活中无处不见，但对于电子器件而言，一次人体无法察觉的轻微放电就可能导致电子器件严重损伤或失灵，或者，当电子器件单独放置或装入电路模块时，即使没有加电，静电也可能造成器件的永久性损坏。因此现有的电子器件中，对静电放电敏感的元件，如集成电路和晶体管等，均带有静电防护(ElectronStaticDischarge，ESD)设计。以N型MOSFET(金属-氧化物-半导体场效应晶体管)为例，参考图1a所示，为现有技术提供的一种带有ESD的NMOSFET的剖视图。如图所示，该NMOSFET包括N型半导体衬底11、P型体区12、N型掺杂区13、栅氧化层14、多晶硅15、场氧化层16、在多晶硅材料中掺杂有N型材料形成N型半导体17以及在多晶硅材料中掺杂有P型材料形成P型半导体18以组成的ESD、介质层19、接触孔20、金属层形成的金属引出21。其中，场氧化层16上的ESD是通过离子注入等方法掺杂多晶硅材料形成的，并且ESD通过两个接触孔20引出，ESD的金属引出与NMOSFET的源极的金属引出21为金属互连结构、还与栅极的金属引出21为金属互连结构，形成金属层时金属填充接触孔20。其中ESD等效为至少一对正向串联的二极管对，且该ESD并联在栅极G和源极S之间。参考图1b所示，为现有技术提供的带有ESD的NMOSFET的等效电路图，其中，该带有ESD的NMOSFET电路图为图1a所示的NMOSFET的等效电路图。该电路包括NMOSFET30和ESD40，其中，NMOSFET30的栅极G和源极S之间通过一个电阻Rg连接，源极S和漏极D之间通过一个二极管D0连接，ESD40等效为至少一对正向串联的二极管对D1和D2，且该ESD40并联于NMOSFET30的栅极G和源极S之间。测试现有的带ESD的NMOSFET时，以测试漏电流Igss为例，在栅极G和源极S之间加电压，由于NMOSFET具有ESD40，因此电流会通过二极管D1和D2，使得对漏电流Igss产生影响，因此测试出的栅极G端的漏电流Igss为带有ESD40的NMOSFET30的漏电流，可能不是NMOSFET30真实的栅极G端的漏电流Igss。因此在测试带有ESD的MOSFET时，测试出的电参数均会受到ESD的影响。不能确定测试出的电参数是否为真实的MOSFET的电参数，从而影响技术人员对整个器件性能的判断。
技术实现思路
本专利技术提供一种半导体器件的制造方法和测试电路，以解决现有技术中晶体管的电参数受ESD影响的问题。第一方面，本专利技术提供一种半导体器件的制造方法，包括：提供具有有源区和非有源区的半导体基底；在所述半导体基底的有源区形成源极、栅极和漏极；在所述半导体基底的非有源区表面形成场氧化层；在所述场氧化层的表面形成至少一对PN结结构和第一多晶硅结构，其中，所述至少一对PN结结构作为静电防护单元，所述第一多晶硅结构作为多晶硅熔线；在所述静电防护单元、所述多晶硅熔线和所述有源区上形成介质层并在所述介质层中制作多个接触孔；金属填充所述多个接触孔，并制作所述静电防护单元、所述多晶硅熔线和所述有源区的源极、栅极和漏极的金属互连，其中，所述静电防护单元和所述多晶硅熔线相互串联后再并联于所述源极和所述栅极之间。进一步地，通过多晶硅氧化工艺在所述半导体基底的非有源区表面形成场氧化层。进一步地，所述至少一对PN结结构为反向串联的PN结结构；或者，所述至少一对PN结结构为正向串联的PN结结构。第二方面，本专利技术提供一种半导体器件，该半导体器件通过第一方面所述的制造方法制造，该半导体器件至少包括：具有有源区和非有源区的半导体基底，形成在所述半导体基底有源区的源极、栅极和漏极，形成在所述半导体基底非有源区表面的场氧化层，形成在所述场氧化层表面的静电防护单元和多晶硅熔线，介质层和形成在所述介质层中的多个接触孔，金属填充所述接触孔并制作形成的所述静电防护单元、所述多晶硅熔线、所述有源区的栅极、源极和漏极的金属互连；所述静电防护单元和所述多晶硅熔线相互串联后再并联于所述源极和所述栅极之间。第三方面，本专利技术提供一种半导体器件测试电路，用于测试第二方面所述的半导体器件，该半导体器件包括：由栅极、源极和漏极组成的晶体管，静电防护单元和多晶硅熔线；该测试电路中，所述多晶硅熔线的第一端连接所述晶体管的栅极，所述静电防护单元的第一端连接所述晶体管的源极，所述多晶硅熔线的第二端和所述静电防护单元的第二端连接；测试所述晶体管的栅极、源极和漏极之间的电性能，以得到具有所述静电防护单元的晶体管的电参数；断开所述多晶硅熔线，测试所述晶体管的栅极、源极和漏极之间的电性能，以得到所述晶体管的电参数；断开所述多晶硅熔线，测试所述静电防护单元的电性能，以得到所述静电防护单元的电参数。进一步地，断开所述多晶硅熔线的具体执行过程为：在所述多晶硅熔线的第一端和所述多晶硅熔线的第二端上施加阈值熔断电压以熔断所述多晶硅熔线。本专利技术提供的一种半导体器件的制造方法和测试电路，在半导体基底的有源区表面形成场氧化层，在场氧化层的表面形成静电防护单元和多晶硅熔线，形成介质层和接触孔并通过金属填充接触孔以制作静电防护单元、多晶硅熔线和有源区的源极、栅极和漏极间的金属互连，使得静电防护单元和多晶硅熔线相互串联后再并联于源极和栅极之间。本专利技术实现了对带有ESD的晶体管的电性能测试，以及在断开多晶硅熔线后分别实现对晶体管的电性能测试和ESD的电性能测试，从而排除ESD对晶体管的电性能测试的影响，能够测试出不受ESD影响的晶体管的电参数，有效检测了半导体器件中晶体管的真实电参数和ESD的电参数。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图做一简单地介绍，显而易见地，下面描述中的附图是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1a为现有技术提供的一种带有ESD的NMOSFET的剖视图；图1b为现有技术提供的带有ESD的NMOSFET的等效电路图；图2a是本专利技术实施例一提供的一种半导体器件制造方法的流程图；图2b是本专利技术实施例一提供的一种半导体器件的结构图；图3是本专利技术实施例二提供的一种半导体器件测试电路的示意图。具体实施方式为使本专利技术的目的、技术方案和优点更加清楚，以下将参照本专利技术实施例中的附图，通过实施方式清楚、完整地描述本专利技术的技术方案，显然，所描述的实施例是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。参考图2a所示，为本专利技术实施例一提供的一种半导体器件制造方法的流程图，为了更清楚的说明图2a，在此参考图2b，为本专利技术实施例一提供的一种半导体器件的结构图。本实施例的技术方案适用于对半导体器件的电参数进行测试的情况。该半导体器件可以为场效应晶体管。如图2a所示，该制造方法包括：步骤110、提供具有有源区和非有源区的半导体基底。在半导体器件中，将制作源极、漏本文档来自技高网...

【技术保护点】
一种半导体器件的制造方法，其特征在于，包括：提供具有有源区和非有源区的半导体基底；在所述半导体基底的有源区形成源极、栅极和漏极；在所述半导体基底的非有源区表面形成场氧化层；在所述场氧化层的表面形成至少一对PN结结构和第一多晶硅结构，其中，所述至少一对PN结结构作为静电防护单元，所述第一多晶硅结构作为多晶硅熔线；在所述静电防护单元、所述多晶硅熔线和所述有源区上形成介质层并在所述介质层中制作多个接触孔；金属填充所述多个接触孔，并制作所述静电防护单元、所述多晶硅熔线和所述有源区的源极、栅极和漏极的金属互连，其中，所述静电防护单元和所述多晶硅熔线相互串联后再并联于所述源极和所述栅极之间。

【技术特征摘要】
1.一种半导体器件的制造方法，其特征在于，包括：提供具有有源区和非有源区的半导体基底；在所述半导体基底的有源区形成源极、栅极和漏极；在所述半导体基底的非有源区表面形成场氧化层；在所述场氧化层的表面形成至少一对PN结结构和第一多晶硅结构，其中，所述至少一对PN结结构作为静电防护单元，所述第一多晶硅结构作为多晶硅熔线；在所述静电防护单元、所述多晶硅熔线和所述有源区上形成介质层并在所述介质层中制作多个接触孔；金属填充所述多个接触孔，并制作所述静电防护单元、所述多晶硅熔线和所述有源区的源极、栅极和漏极的金属互连，其中，所述静电防护单元和所述多晶硅熔线相互串联后再并联于所述源极和所述栅极之间。2.根据权利要求1所述的制造方法，其特征在于，通过多晶硅氧化工艺在所述半导体基底的非有源区表面形成场氧化层。3.根据权利要求1所述的制造方法，其特征在于，所述至少一对PN结结构为反向串联的PN结结构；或者，所述至少一对PN结结构为正向串联的PN结结构。4.一种半导体器件，其特征在于，该半导体器件通过权利要求1-3任一项所述的制造方法制造，该半导体器件至少包括：具有有源区和非有源区的半导体基底，形成在所述半导体基底有源区的源极、栅极和漏极，形成在所述半导体基...

【专利技术属性】
技术研发人员：张雨，岳玲，
申请(专利权)人：无锡华润华晶微电子有限公司，
类型：发明
国别省市：江苏;32