全门N纳米丝器件以及该器件的制造方法技术

本申请涉及全门N纳米丝器件以及该器件的制造方法。本发明专利技术揭示了GAA纳米丝半导体器件和制造该GAA纳米丝半导体器件的方法。GAA纳米丝半导体器件包括：具有主表面的半导体基材；在基材上的纳米丝的垂直堆叠；纳米丝具有平行于主表面的纵向方向；垂直堆叠包括至少第一类型的纳米丝和至少第二类型的纳米丝。第一类型的纳米丝包括第一材料。第二类型的纳米丝包括内部部分和内部部分旁边的外部部分，并且至少外部部分包括不同于第一材料的第二材料。第一类型的纳米丝和第二类型的纳米丝包括电连接到相应源区域和漏区域的通道区域，第二类型的纳米丝的通道区域至少由第二类型的纳米丝的内部部分形成。纳米丝半导体器件还包括布置在第一类型和第二类型的纳米丝的通道区域四周的共享门结构。

【技术实现步骤摘要】
专利
本文涉及用于制造半导体器件的方法，更具体地，涉及用于制造全门(GAA)半导体器件的方法。本文还涉及全门(GAA)半导体器件，更具体地，涉及全门(GAA)纳米结构半导体器件。
技术介绍
增加的芯片密度是半导体工业的主力。现如今，半导体工业正从平面器件转向全耗尽架构，例如FinFET器件。当规模小至10nm技术节点以及更低时，作为FinFET器件产生问题(例如，寄生现象，定标/图案化)，开发了其他可能的器件。全门(GAA)纳米丝(NW)器件是有希望在下一代技术中作为替代FinFET器件的候选，这是由于它们优异的静电和门控制。在GAANW器件中，通道长度可以更激进地定标。由于可以在GAANW器件中使用未掺杂的通道，可以降低阈值电压变化。为了实现更高的布局效率，可以堆叠GAANW器件。专利申请WO2014018201A1描述了纳米丝晶体管器件和用于制造此类纳米丝晶体管器件的方法。制造技术是基于所谓的自上而下方法，其涉及使用CMOS相容技术的纳米丝制造，例如基于光刻技术的图案化和蚀刻。WO2014018201中的CMOS集成方案使用两个不同的堆叠用于nFET和pFET。p型层堆叠完全独立于用于n型层堆叠的工艺。nFET堆叠和pFET堆叠相互独立地布置在另一个的旁边。需要提供更为紧凑的GAANW器件。
技术实现思路
第一个方面涉及纳米丝半导体器件。第二个方面涉及用于制造纳米丝半导体器件的方法。本文的目的是提供紧凑和密集的纳米丝半导体器件，以及用最少工艺步骤来制造此类器件的方法。根据第一个方面的纳米丝半导体器件包括：具有主表面的半导体基材；在基材上的纳米丝的垂直堆叠；纳米丝具有平行于主表面的纵向方向；垂直堆叠包括至少第一类型的纳米丝和至少第二类型的纳米丝。第一类型的纳米丝包括第一材料。第二类型的纳米丝在其纵向方向包括内部部分和内部部分每侧的两个外部部分，并且两个外部部分中的至少一个包括不同于第一材料的第二材料。因而，两个外部部分位置靠近纳米丝的端部(靠近每个端部有外部部分)。第一类型的纳米丝和第二类型的纳米丝包括电连接到相应源区域和漏区域的通道区域，第二类型的纳米丝的通道区域至少包括第二类型的纳米丝的内部部分。纳米丝半导体器件还包括布置在第一类型和第二类型的纳米丝的通道区域四周的共享门结构。提供紧密不对称纳米丝器件，其中，仅(旨在形成第二类型的纳米丝1102的)纳米丝的左部分或者右侧部分包括第二材料160是具有优势的。这对于例如隧道FET器件，其对于源区域和漏区域具有相反导电类型，可能是有利的。根据本文的器件的优势在于，可以在堆叠构造中集成不同材料，从而实现非常紧凑的设计。不同的材料在器件中实现了不同的迁移性。根据本文的器件的优势在于，通过堆叠，得到了包括不同材料器件间距的晶体管。更具体来说，在SRAM单元中，得到高至因子2的堆叠高度。根据本文的器件的优势在于，提供了全门(GAA)基于纳米丝的CMOS器件，其具有理想的静电性和短通道控制，从而实现了Vt/Vdd(阈值电压vs漏电压)定标。根据实施方式，第二类型的纳米丝的内部部分旁边的两个外部部分包括不同于第一材料的第二材料。根据实施方式，第二类型的纳米丝的内部部分也包括第二材料，第二类型的纳米丝的通道区域也包括第二类型的纳米丝的外部部分。根据本文的器件的优势在于，通过堆叠，得到了具有相反极性器件间隔的晶体管。更具体来说，在SRAM单元中，得到高至因子2的堆叠高度。根据本文的器件的优势在于，可以在堆叠构造中集成不同导电类型，例如pMOS和nMOS两者，从而实现非常紧凑的设计。根据实施方式，第一材料包括Si或SiGeq，0<＝q<＝1。根据实施方式，第二材料包括SiGez，0<z<＝1。对于第一类型的纳米丝包括SiGeq(0<＝q<＝1)的实施方式，第二材料的Ge含量应该高于基材的Ge含量，从而z>q。根据本文的器件的优势在于，在堆叠CMOS中结合了Si和高迁移率材料，例如SiGe。高迁移率通道材料实现了更高的驱动电流。根据本文的器件的优势在于，可以使用未掺杂的通道区域。因而，无需对通道区域进行额外掺杂。根据实施方式，纳米丝半导体器件包括：具有主表面的半导体基材；在基材上的纳米丝的垂直堆叠；纳米丝具有平行于主表面的纵向方向；垂直堆叠包括至少第一类型的纳米丝和至少第二类型的纳米丝。第一类型的纳米丝包括第一材料。第二类型的纳米丝包括内部部分和内部部分每侧的两个外部部分，并且两个外部部分包括不同于第一材料的第二材料。第一类型的纳米丝和第二类型的纳米丝包括电连接到相应源区域和漏区域的通道区域，第二类型的纳米丝的通道区域至少包括第二类型的纳米丝的内部部分。纳米丝半导体器件还包括布置在第一类型和第二类型的纳米丝的通道区域四周的共享门结构。根据实施方式，靠近半导体基材的主表面的顶部件包括氧化物。根据本文的器件的优势在于，其包括改善的通道隔离。根据本文的器件的优势在于，其包括改善的通道隔离，而不需要使用昂贵的绝缘体基材上的半导体。。根据实施方式，器件的门长度LG小于40纳米，更优选小于20纳米。根据实施方式，经由第一类型的纳米丝相连接的源区域和漏区域包括迁移率增强材料，并且经由第二类型的纳米丝相连接的源区域和漏区域包括另一迁移率增强材料。用于第一类型的纳米丝的迁移率增强材料包括Si，可以是例如SiGe或者III-V材料，例如Si:C或InAs。所述另一迁移率增强材料可以包括SiGe。根据本文的器具的优势在于，其包括源区域/漏区域，这进一步增强了器件的迁移率。根据实施方式，门结构可以包括金属。金属可以是例如TiN、TaN、W。根据本文的器件的优势在于，消除了多晶硅耗尽(polydepletion)，并且通过使用金属门增强了载流子迁移率，相比于多晶硅门堆叠而言。根据本文的器件的优势在于，其对于n型和p型晶体管这两者包括共用金属门，而不需要对于n型和p型情况分别用不同的金属门(材料)。根据实施方式，第一类型和第二类型的纳米丝在它们的端部经由内电介质间隔物相互连接；内电介质间隔物位于纳米丝之间并且在共享的门结构的旁边(两侧)。根据本文的器件的优势在于，使用内间隔物，纳米丝更好地锚定(anchored)并且更稳定。根据实施方式，纳米丝(第一类型和/或第二类型)可以是较少结的晶体管纳米丝，这表示没有门结(即，在源/漏与通道区域之间没有结)。较少结的纳米丝(其根据该实施方式形成通道区域)，是在整个纳米丝上重度掺杂的(p型或n型)。较少结的纳米丝的优势在于，纳米丝在转化步骤之前完全掺杂，这意味着无需在转化步骤之后进行掺杂。根据实施方式，通过如下方式形成第二类型的纳米丝：在第一材料中制造纳米丝，在纳米丝的两端中的至少一个处提供转化材料，以及使用转化材料至少将纳米丝的对应外部部分的第一材料转化成第二材料。根据实施方式，通过如下方式形成第二类型的纳米丝：在第一材料中制造纳米丝，在纳米丝的端部提供转化材料，以及使用转化材料将纳米丝的外部部分的第一材料转化成第二材料。根据实施方式，第二类型的纳米丝是通过锗(Ge)浓缩过程形成的，经由将转化材料混合到第一材料中，从而形成第二材料。根据第二个方面，用于制造纳米丝半导体器件的方法包括：制造交替的纳米丝和中本文档来自技高网...

【技术保护点】
一种纳米丝半导体器件(150)，其包括：‑半导体基材(100)，其具有主表面(111)；‑在所述基材(100)上的纳米丝的垂直堆叠(1100)；所述纳米丝具有平行于所述主表面的纵向方向；所述垂直堆叠包括至少n型纳米丝(1101)和至少p型纳米丝(1102)；‑所述n型纳米丝(1101)包括第一材料(101)；‑所述p型纳米丝(1102)在其纵向方向包括具有两个侧面的内部部分(170)和所述内部部分(170)的每侧的外部部分(171)，所述两个外部部分(171)中的至少一个包括不同于所述第一材料(101)的第二材料(160)；‑所述n型纳米丝(1101)和p型纳米丝(1102)包括与相应的源区域(121)和漏区域(122)电连接的通道区域；‑所述p型纳米丝(1102)的通道区域至少包括所述第二类型纳米丝(1102)的内部部分(171)；‑绕着n型纳米丝(1101)和p型纳米丝(1102)的通道区域(101、102)四周布置的共享门结构(112)。

【技术特征摘要】
2015.08.06 EP 15179950.91.一种纳米丝半导体器件(150)，其包括：-半导体基材(100)，其具有主表面(111)；-在所述基材(100)上的纳米丝的垂直堆叠(1100)；所述纳米丝具有平行于所述主表面的纵向方向；所述垂直堆叠包括至少n型纳米丝(1101)和至少p型纳米丝(1102)；-所述n型纳米丝(1101)包括第一材料(101)；-所述p型纳米丝(1102)在其纵向方向包括具有两个侧面的内部部分(170)和所述内部部分(170)的每侧的外部部分(171)，所述两个外部部分(171)中的至少一个包括不同于所述第一材料(101)的第二材料(160)；-所述n型纳米丝(1101)和p型纳米丝(1102)包括与相应的源区域(121)和漏区域(122)电连接的通道区域；-所述p型纳米丝(1102)的通道区域至少包括所述第二类型纳米丝(1102)的内部部分(171)；-绕着n型纳米丝(1101)和p型纳米丝(1102)的通道区域(101、102)四周布置的共享门结构(112)。2.如权利要求1所述的纳米丝半导体器件(150)，其特征在于，所述两个外部部分(171)包括所述第二材料(160)。3.如权利要求1或2所述的纳米丝半导体器件(150)，其特征在于，所述p型纳米丝(1102)的内部部分(171)也包括所述第二材料(160)，所述p型纳米丝(1102)的通道区域还包括所述p型纳米丝(1102)的外部部分(171)。4.如前述任一项权利要求所述的纳米丝半导体器件(150)，其特征在于，所述第一材料包括Si，以及所述第二材料包括SiGez，0<z<＝1。5.如前述任一项权利要求所述的纳米丝半导体器件(150)，其特征在于，所述n型纳米丝和p型纳米丝在它们的端部经由内电介质间隔物(190)相互连接，所述内电介质间隔物(190)位于共享的门结构(112)旁边的纳米丝(1101、1102)之间。6.一种用于制造纳米丝半导体器件的方法，所述方法包括：-制造交替的纳米丝(1101、1102)和中间层纳米丝(103)的垂直堆叠(1100)；所述纳米丝包括第一材料(101)而所述中间层纳米丝(103)包括不同于所述第一材料(101)的中间层材料；所述纳米丝具有平行于所述主表面(111)的纵向方向并且在其纵向方向在所述纳米丝的相对侧面具有两个端部；所述纳米丝旨在形成第一类型纳米丝(1101)和第二类型纳米丝(1102)；所述纳米丝在其纵向方向包括具有两个侧面的内部部分(170)和位于所述内部部分(170)的每侧的外部部分(171)；-在旨在形成第二类型纳米丝的纳米丝(1102)的所述两个端部中的至少一个端部选择性地提供不同于所述第一材料(101)的转化材料(106)，用于实现...

【专利技术属性】
技术研发人员：J·米塔德，
申请(专利权)人：IMEC非营利协会，
类型：发明
国别省市：比利时;BE