具有散热结构及电磁干扰屏蔽的半导体封装件制造技术

一种具有散热结构及电磁干扰屏蔽的半导体封装件。半导体封装件包括一基板、一半导体芯片、一封装体、一凹部、一第一电性连接件及一导电层。基板具有一接地元件。半导体芯片设于该基板上，且具有数个焊垫。封装体包覆该半导体芯片。凹部形成于该封装体中且设于至少二该焊垫之间，其中该凹部露出该半导体芯片的一上表面的至少一部分，且超过该半导体芯片的至少一侧边。第一电性连接件设于该凹部内。导电层设于该第一电性连接件上及该封装体的一外表面上，其中该导电层直接接触该接地元件。

【技术实现步骤摘要】
本申请是2013年3月28日申请的，专利技术名称为“具有散热结构及电磁干扰屏蔽的半导体封装件及其制造方法”，申请号为201310106747.0的中国专利技术专利申请的分案申请
本专利技术是有关于一种半导体封装件及其制造方法，且特别是有关于一种改善散热及屏蔽效率的半导体封装件及其制造方法。
技术介绍
因为操作速度增加且装置尺寸减少，半导体封装件面临电磁干扰及散热问题。特别地，高时脉导致信号电平(signallevel)之间较多的频率转态(frequenttransition)，因而造成在高频下或短波下较高强度的电磁放射(electromagneticemission)。电磁放射可以从半导体元件辐射至邻近的半导体元件。假如邻近的半导体元件的电磁放射强度较高，此电磁放射负面地影响半导体元件的运作。若整个电子系统内具有高密度分布的半导体元件，则半导体元件之间的电磁干扰更显严重。一电子系统变得密集地集中，适当散热变得困难。热会降低效率，甚至损坏半导体封装件及此电子系统的其它电子元件。为了因应半导体封装件提升散热及屏蔽效果，且避免不利地冲击装置可靠度、安全、周期时间(cycletime)及/或成本，一需求对应地存在。
技术实现思路
根据本专利技术的一实施例，提出一种半导体封装件。半导体封装件包括一基板、一半导体芯片、一封装体、一凹部、一第一电性连接件及一导电层。基板具有一接地元件。半导体芯片设于该基板上，且具有数个焊垫。封装体包覆该半导体芯片。凹部形成于该封装体中且设于至少二该焊垫之间，其中该凹部露出该半导体芯片的一上表面的至少一部分，且超过该半导体芯片的至少一侧边。第一电性连接件设于该凹部内。导电层设于该第一电性连接件上及该封装体的一外表面上，其中该导电层直接接触该接地元件。根据本专利技术的另一实施例，提出一种半导体封装件。半导体封装件包括一基板、一半导体芯片、一封装体及一导电层。基板具有一接地元件。半导体芯片设于该基板的一上表面上，且具有设置数个焊垫一上表面。封装体覆盖该半导体芯片及数个焊垫，且露出该半导体芯片的该上表面的一部分，其中该半导体芯片的该部分位于至少二该焊垫之间。导电层形成于该基板的该上表面、该半导体芯片的该部分上及该封装体的一外表面，且电性连接该接地元件。为了对本专利技术的上述及其他方面有更佳的了解，下文特举实施例，并配合附图，作详细说明如下：附图说明图1A绘示数个实施例的一者的半导体封装件的剖视图。图1B绘示图1A的俯视图。图2所示绘示依照本专利技术另一实施例的半导体封装件的俯视图。图3绘示图1A的导电层130的屏蔽效果图。图4所示绘示依照本专利技术另一实施例的半导体封装件的剖视图。图5绘示依照本专利技术另一实施例的半导体封装件的剖视图。图6绘示依照本专利技术另一实施例的半导体封装件的剖视图。图7绘示依照本专利技术另一实施例的半导体封装件的剖视图。图8绘示依照本专利技术另一实施例的半导体封装件的剖视图。图9A绘示依照本专利技术另一实施例的半导体封装件的剖视图。图9B绘示图9A的半导体封装件700的俯视图。图9C绘示图9A的半导体封装件700的俯视图。图10绘示依照本专利技术另一实施例的半导体封装件的剖视图。图11绘示依照本专利技术另一实施例的半导体封装件的剖视图。图12A绘示图1的半导体封装件100的热阻(TR)的模拟数据图。图12B绘示图5的半导体封装件300的TR的模拟数据图。图13A至13F绘示图1A的半导体封装件100的制造步骤图。图14绘示图4的半导体封装件200的制造步骤图。图15A至15C绘示图5的半导体封装件300的制造步骤图。图16A至16B绘示图6的半导体封装件400的制造步骤图。图17A至17B绘示图8的半导体封装件600的制造步骤图。图18A至18C绘示图10的半导体封装件的制造步骤图。主要元件符号说明：100、200、300、400、500、600、700、800、900：半导体封装件110：基板111：接地元件112：贯孔113：接垫110u、131u、120u、140u、231u、331u、3311u：上表面110b：下表面110s、111s、140s、430s、440s：外侧面110s1：第一外侧面110s2：第二外侧面120：半导体芯片125、725：凹部120s：侧面113、121：接垫130、230、330、430：导电层131、331：电性连接件132、232：全覆盖屏蔽件140、440：封装体140s1：第一外侧面140s2：第二外侧面150：焊线160：载板231：填充物331：导电材料3311：第一电性连接件3312：第二电性连接件660：围墙726：子凹部H1、H2、H3、H4：厚度P、P1、P2：路径TR：热阻具体实施方式请参照图1A，其绘示数个实施例的一者的半导体封装件的剖视图。半导体封装件100包括一基板110、一芯片120、位于封装体140中的一凹部125、一导电层130及数个焊线150。基板110包括至少一接地元件111、至少一贯孔112及至少一接垫113，且具有相对的上表面110u与下表面110b。接地元件111位于基板110的上表面110u与下表面110b之间，但与上表面110u及下表面110b隔离。即，接地元件111设于基板110内。然而，另一实施例的接地元件111可延伸至基板110的上表面110u及下表面110b的至少一者。接地元件111的一外表面111s从基板110的一外侧面110s露出。一些实施例中，接地元件111可包括一环，其实质上一沿基板110的边界延伸的连续图案，且从基板110的外侧面110s露出。一些实施例中，接地元件111可包括一部分贯孔。如图1A所示，基板110的外侧面110s、封装体140的外侧面140s、接地元件111的外侧面111s实质上共面。然而，其它实施例中此些表面并非全部需要共面。贯孔112延伸于基板110的上表面110u与下表面110b之间。接垫113形成于基板110的上表面110u。接地元件111、贯孔112与接垫113中至少二者可通过形成于基板110的上表面110u的一走线层(未绘示)彼此电性连接，或通过一焊线层(未绘示)与形成于基板110中的走线层彼此电性连接。此外，此些贯孔112的一者可电性连接于一外部接地电压，使接地元件111可电性连接于该外部接地电压。半导体芯片120以朝上方位(face-up)设于基板110上，且具有侧面120s及上表面120u并包括至少一接垫121。本例中，上表面120u芯片120的主动面，接垫121形成于上表面120u上。焊线150连接半导体芯片120的接垫121与基板110的接垫113。另一实施例中，半导体芯片120可以是以朝下方位(face-down)设于基板110上并以焊球(boneball)电性连接于基板110，此种半导体芯片120称为”覆晶(flipchip)”导电层130包括位于凹部125内的电性连接件131，及全覆盖屏蔽件(conformalshielding)132，其中凹部125位于芯片120上方。凹部125露出芯片120的上表面120u，且电性连接件131覆盖芯片120的上表面120u。电性连接件131可包括铝、铜、铬、锡、金、银、镍、不锈钢及/或其合金，或任何其它材料。此外，电性连接件1本文档来自技高网...

【技术保护点】
一种半导体封装件，包括：一基板，具有一接地元件；一半导体芯片，设于该基板上；一封装体，包覆该半导体芯片，且具有一凹部露出该半导体芯片的一上表面的至少一部分，且超过该半导体芯片的至少一侧边；一第一电性连接件，设于该凹部内；以及一导电层，设于该第一电性连接件上及该封装体的一外表面上，其中该导电层直接接触该接地元件。

【技术特征摘要】
2012.05.15 US 13/472,1311.一种半导体封装件，包括：一基板，具有一接地元件；一半导体芯片，设于该基板上；一封装体，包覆该半导体芯片，且具有一凹部露出该半导体芯片的一上表面的至少一部分，且超过该半导体芯片的至少一侧边；一第一电性连接件，设于该凹部内；以及一导电层，设于该第一电性连接件上及该封装体的一外表面上，其中该导电层直接接触该接地元件。2.如权利要求1所述的半导体封装件，其中该第一电性连接件直接接触该半导体芯片的该上表面。3.如权利要求1所述的半导体封装件，更包括一第二电性连接件覆盖该第一电性连接件的一上表面及封装体的一上表面，该导电层覆盖该第二电性连接件。4.如权利要求1所述的半导体封装件，其中该半导体芯片具有数个焊垫，且该凹部设于至少二该焊垫之间。5.如权利要求1所述的半导体封装件，其中该凹部包括数个子凹部，所述子...

【专利技术属性】
技术研发人员：林弈嘉，曾玉州，杨金凤，锺启生，廖国宪，
申请(专利权)人：日月光半导体制造股份有限公司，
类型：发明
国别省市：中国台湾;71