一种方法包括：在包括多个电路器件的集成电路器件层的相对侧上形成多个第一互连件和多个第二互连件，其中，形成多个第一互连件和多个第二互连件中的互连件包括在所述互连件中嵌入存储器器件。一种装置，包括衬底，所述衬底包括位于集成电路器件层的相对侧上的多个第一互连件和多个第二互连件，所述集成电路器件层包括多个电路器件，其中，多个第一互连件和多个第二互连件中的互连件包括嵌入在所述互连件中的存储器器件。
【技术实现步骤摘要】
【国外来华专利技术】
本公开内容总体上涉及集成电路，并且更具体而言涉及单片三维集成电路。
技术介绍
单片集成电路(IC)通常包括多个晶体管，例如在平面衬底(例如硅晶片)之上制造的金属氧化物半导体场效应晶体管(MOSFET)。随着MOSFET的栅极尺寸现在低于20nm，IC尺寸的横向缩放变得更加困难。由于器件尺寸继续减小，继续标准的平面缩放将出现变得不切实际的点。这个拐点可能是由于经济状况或物理现象产生的，例如过高的电容、基于总量的变化性、在互连件继续缩放时的互连电阻率、以及用于互连线和过孔的光刻操作。在第三方向上的器件叠置(典型地被称为垂直缩放)或三维(3D)集成是对于更大晶体管密度的有前景的道路。附图说明图1示出了包括嵌入在互连区域中的存储器器件的单片3DIC的一个实施例。图2示出了非易失性存储器位单元的示意图，所述非易失性存储器位单元是作为图1的结构中的示例性存储器器件的STT-MRAM存储器位单元。图3示出了结构的实施例的截面侧视图，所述结构包括器件层或衬底和与器件层并列的多个第一互连件。图4示出了在将所述结构连接到载体晶片之后的图3的结构。图5示出了在去除所述衬底的部分之后的图4的结构。图6示出了在所述结构上形成存储器器件之后的图5的结构。图7示出了在所述结构上引入多个第二互连件之后的图6的结构。图8示出了在将接触点引入到多个互连件中的互连件之后的图7的结构。图9示出了结构的第二实施例的截面侧视图，所述结构包括衬底上的器件层和与器件层并列的多个第一互连件以及嵌入在互连区域中的存储器器件。图10示出了在将所述结构连接到载体晶片之后的图9的结构。图11示出了在从所述结构中去除所述衬底的部分之后的图10的结构。图12示出了在引入多个第二互连件并且将这样的互连件中的互连件连接到存储器器件中的存储器器件和被引入或形成到互连件中的互连件的接触部之后的图11的结构。图13是实施一个或多个实施例的内插器。图14示出了计算设备的实施例。具体实施方式公开了集成电路(IC)以及形成和使用IC的方法。在一个实施例中，在一个实施例中，描述了单片三维(3D)IC及其制造与使用的方法，在一个实施例中，其包括存储器，存储器包括但不限于电阻式随机存取存储器(ReRAM)、磁阻式RAM(MRAM)(例如，自旋转移力矩(STT)-MRAM、相变或放置在互连区域中的其它存储器器件。代表性地，单片3DIC包括位于集成电路器件层的相对侧上的多个第一互连件和多个第二互连件，存储器器件嵌入在多个第一互连件和多个第二互连件中的至少一个互连件中。存储器器件耦合到多个第一互连件和第二互连件中的相应的互连件并且耦合到器件层中的电路器件中的相应的电路器件。在一个实施例中，多个第一互连件和第二互连件的尺寸是不同的，从而使存储器器件连接到位于器件层的一侧上的细间距的互连件并且门控通过器件层中的电路器件以使器件层的另一侧上的互连件变厚。该构造允许密集的存储器以及针对除存储器之外的电路而言的器件层的自由区域。在以下描述中，一般使用由本领域中的技术人员利用来将他们的工作的实质传达给本领域中的其他技术人员的术语来描述说明性实施方式的各个方面。然而，对于本领域的技术人员将显而易见的是，可以在只有所述方面中的一些方面的情况下实践实施例。出于解释的目的，阐述了具体的数量、材料、和构造以便于提供对说明性实施方式的透彻理解。然而，对于本领域的技术人员将显而易见的是，可以在没有具体细节的情况下实践实施例。在其它实例中，省略或简化了公知的特征，以免使说明性实施方式难以理解。各种操作以最有助于理解本文中所述的实施例的方式依次被描述为多个分立的操作，然而，描述的顺序不应被解释为暗示这些操作必须是依赖于顺序的。具体而言，不需要以呈现的顺序执行这些操作。可以在衬底(例如，半导体衬底)上形成或执行实施方式。在一个实施方式中，半导体衬底可以是使用体硅或绝缘体上硅子结构而形成的多晶衬底。在其它实施方式中，可以使用替代的材料形成半导体衬底，该替代的材料可以或可以不与硅组合，其包括但不限于锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓、砷化铟镓、锑化镓、或者Ⅲ-Ⅴ族或Ⅳ族材料的其它组合。尽管这里描述了可以形成衬底的材料的一些示例，但是可以用作在其上可以构建半导体器件的基础的任何材料落入精神和范围内。可以在衬底上(例如在器件层中，如本文中所指出的)制造多个晶体管，例如，金属-氧化物-半导体场效应晶体管(MOSFET或仅仅MOS晶体管)。在各种实施方式中，MOS晶体管可以是平面晶体管、非平面晶体管、或者它们两者的组合。非平面晶体管包括FinFET晶体管，例如双栅极晶体管和三栅极晶体管，以及环绕式或全包围栅极晶体管，例如纳米带和纳米线晶体管。尽管本文中所描述的实施方式可以仅示出平面晶体管，但是应当指出，还可以使用非平面晶体管来执行实施例。每个MOS晶体管都包括由至少两个层(栅极电介质层和栅极电极层)形成的栅极叠置体。栅极电介质层可以包括一层或多层的叠置体。一个或多个层可以包括硅氧化物、二氧化硅(SiO2)和/或高k电介质材料。高k电介质材料可以包括诸如铪、硅、氧、钛、钽、镧、铝、锆、钡、锶、钇、铅、钪、铌、和锌之类的元素。可以用在栅极电介质层中的高k材料的示例包括但不限于氧化铪、铪硅氧化物、氧化镧、镧铝氧化物、氧化锆、锆硅氧化物、氧化钽、氧化钛、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、氧化钇、氧化铝、铅钪钽氧化物、以及铌锌酸铅。在一些实施例中，可以在栅极电介质层上执行退火过程以当使用高k材料时提高其质量。栅极电极层形成在栅极电介质层上并且可以由至少一种P型功函数金属或者N型功函数金属组成，这取决于晶体管是PMOS晶体管还是NMOS晶体管。在一些实施方式中，栅极电极层可以由两个或更多个金属层的叠置体组成，其中，一个或多个金属层是功函数金属层，并且至少一个金属层是填充金属层。对于PMOS晶体管，可以用于栅极电极的金属包括但不限于：钌、钯、铂、钴、镍、以及导电金属氧化物(例如，氧化钌)。P型金属层将实现具有介于约4.9eV与约5.2eV之间的功函数的PMOS栅极电极的形成。对于NMOS晶体管，可以用于栅极电极的金属包括但不限于铪、锆、钛、钽、铝、这些金属的合金、以及这些金属的碳化物(例如碳化铪、碳化锆、碳化钛、碳化钽、以及碳化铝)。N型金属层将实现具有介于约3.9eV与约4.2eV之间的功函数的NMOS栅极电极的形成。在一些实施方式中，栅极电极可以由“U”形结构组成，该结构包括大体上平行于衬底的表面的底部部分和大体上垂直于衬底的顶表面的两个侧壁部分。在另一个实施方式中，形成栅极电极的金属层中的至少一个金属层可以仅仅是平面层，该平面层大体上平行于衬底的顶表面，并且不包括大体上垂直于衬底的顶表面的侧壁部分。在其它实施方式中，栅极电极可以由U形结构和平面的、非U形结构的组合组成。例如，栅极电极可以由形成在一个或多个平面的、非U形层顶部的一个或多个U形金属层组成。在一些实施方式中，可以在栅极叠置体的围住(bracket)栅极叠置体的相对侧上形成一对侧壁间隔体。侧壁间隔体可以由诸如氮化硅、氧化硅、碳化硅、掺杂有碳的氮化硅、以及氮氧化硅之类的材料形成。用于形成侧壁间隔体的工艺在本领域中是公知的并且通常包括沉积和蚀刻工艺步骤本文档来自技高网...
【技术保护点】
一种方法，包括：在包括多个电路器件的集成电路器件层的相对侧上形成多个第一互连件和多个第二互连件，其中，形成所述多个第一互连件和多个第二互连件中的互连件包括在所述互连件中嵌入存储器器件；以及将所述存储器器件中的存储器器件耦合到所述多个第一互连件和所述多个第二互连件中的每个相应的互连件并且耦合到所述多个电路器件中的电路器件。
【技术特征摘要】
【国外来华专利技术】1.一种方法，包括：在包括多个电路器件的集成电路器件层的相对侧上形成多个第一互连件和多个第二互连件，其中，形成所述多个第一互连件和多个第二互连件中的互连件包括在所述互连件中嵌入存储器器件；以及将所述存储器器件中的存储器器件耦合到所述多个第一互连件和所述多个第二互连件中的每个相应的互连件并且耦合到所述多个电路器件中的电路器件。2.根据权利要求1所述的方法，其中，形成多个第一互连件包括在第一衬底的集成电路器件层上形成所述多个第一互连件，并且所述方法还包括：将所述第一衬底耦合到第二衬底，其中，所述多个第一互连件与所述第二衬底并列；去除所述第一衬底的部分以暴露所述电路器件层；在所暴露的电路器件层上形成存储器器件；以及在所暴露的电路器件层上形成所述多个第二互连件。3.根据权利要求2所述的方法，其中，所述多个第二互连件中的互连件的尺寸比所述多个第一互连件中的互连件的尺寸大。4.根据权利要求3所述的方法，还包括形成所述多个第二互连件中的互连件的接触点，所述接触点能够操作用于连接到外部源。5.根据权利要求1-2中的任一项所述的方法，其中，形成多个第一互连件包括：在形成所述多个第一互连件的至少一部分之前，在第一衬底的集成电路器件层上形成所述多个第一互连件，并且所述方法还包括形成所述多个电路器件以及形成存储器器件，其中，所述存储器器件中的存储器器件耦合到所述多个电路器件中的相应的电路器件。6.根据权利要求5所述的方法，还包括在形成所述多个第一互连件之后，所述方法还包括：将所述第一衬底耦合到第二衬底，其中，所述多个第一互连件与所述第二衬底并列；去除所述第一衬底的部分以暴露所述电路器件层；以及在所暴露的电路器件层上形成所述多个第二互连件。7.根据权利要求1-2中的任一项所述的方法，其中，所述多个第二互连件中的互连件的尺寸比所述多个第一互连件中的互连件的尺寸大。8.根据权利要求6所述的方法，还包括形成所述多个第二互连件中的互连件的接触部，所述接触点能够操作用于连接到外部源。9.根据权利要求1-2中的任一项所述的方法，其中，所述存储器器件包括磁阻式随机存取存储器器件。10.一种三维集成电路，所述三维集成电路由权利要求1-9中的任一项所述的方法...
【专利技术属性】
技术研发人员：D·W·纳尔逊，M·C·韦伯，P·莫罗，K·俊，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US
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