非易失性存储器体元件及其制作方法技术

本发明专利技术公开了一种非易失性存储器体元件及其制作方法，尤其是一种增进非易失性存储器元件写入效能的方法与装置。在一些实施例中，此非易失性存储器元件包括具有多个叠层的非易失性存储单元立体阵列。其中，每一个叠层包括多个耦接至位线的NAND非易失性存储单元串行、多条串行选择线和多条字线。这些串行选择线和字线与NAND非易失性存储单元串行直交排列。字线在NAND非易失性存储单元串行的表面与字线之间的交叉点上，构建出前述的非易失性存储单元。每一条串行选择线更包含多个串行选择线晶体管，用来将这些串行选择线耦接至对应的NAND非易失性存储单元串行。其中，至少有一条第一串行选择线被构建来接收第一电压以及一条第二串行选择线被构建来接收第二电压，且第二串行选择线比较靠近字线。

【技术实现步骤摘要】

本专利技术的实施例是有关于一种非易失性存储器元件(non-volatilememorydevices)，特别是有关于一种内部具有由多层存储单元平面层(multipleplanesofmemorycells)所排列而成的立体阵列(three-dimension3Darray)的高密度非易失性存储器元件。
技术介绍
半导体元件一般可被分类为需要以电力保持所储存的数据的易失性半导体元件，以及在电源移除之后仍可保存数据的非易失性半导体元件。闪存元件是非易失性半导体元件的一种案例。其一般包括由行与列所编排成的存储单元矩阵。在矩阵中的每一个存储单元包含一个具有栅极、漏极和源极的晶体管结构，以及定义于漏极和源极之间的通道。每一个存储单元是形成于字线与位线的重叠处(intersection)。其中，栅极连接至字线；漏极连接至位线；且源极与后续接地的源极线连接。传统快闪存储单元的栅极一般会包含具有控制栅和浮置栅的双栅极结构(dual-gatestructure)。其中浮置栅悬浮(suspense)于两个氧化层之间，藉以捕捉写入存储单元中的电子。闪存元件可以再区分为与非门(以下简称NAND)和或非门(以下简称NOR)闪存元件。其中，与非门闪存元件，一般可以提供较快的写入和擦除速度。这有一大部分是导因于他的串连结构(serializedstructure)，可使写入和擦除操作可以在整体的存储单元串行(strings)上进行。然而，随着与非门闪存元件的使用大幅增加，在某些市场中高效能的读取操作和数据保存(dataretention)变得比写入效能更重要。例如除了这些市场外，游戏卡和自动化的全球定位(GPS)系统需要高的较读取次数(readcycles)和较佳的数据保存效能。因此，对于表现出较佳数据保存和读取性能，同时保持较快写入和擦除速度的与非门闪存元件的需求正在逐渐成长中。与非门闪存元件是使用傅勒-诺得翰隧穿(Fowler-Nordheimtunneling)的方式，来进行存储单元写入，可通过基材和字线之间的高压(或电位)降，将电子从基材拉入浮置栅极，并填充其能陷(traps)。当电子填充了这些能陷时，氧化层和浮置栅极之间的势垒(potentialbarrier)增加。当进一步的写入操作继续进行，如先前的写入操作一样施加给存储单元相同的电荷，增加的氧化层势垒会降低写入操作中加入浮置栅极中的电荷量，因而使存储器元件具有较高的阈值电压。一些改善效能的尝试已针对防止存储单元干扰的方向着手。特别是针对闪存元件的存储器容易因为重复的写入擦除操作而随时间增加而损坏，进而干扰(disturbs)到未经写入擦除操作的存储单元。例如在一条被选取的字线中对一个存储单元进行写入操作时，将写入电压(Vpgm)施加于被选取的字线，同时将通路电压(Vpass)施加于未被选取的字线。其中，施加至未被选取字线的通路电压Vpass必须够高，使升压(boost)也高到足以持续整个写入操作。同时又因过高而增加被选取的存储单元串行中多个存储单元同时受到写入操作的机率。因此，为了防止干扰的发生。有一些努力尝试通过将通路电压降低至较不会造成读取干扰的程度，来调整非易失性存储器元件的操作条件。然而，要降低通路电压必须降低写入验证(programverify，PV)电压临界值，以维持相似的通路电压裕度(voltagewindow)(可防止大部分读取写入干扰的通路电压降范围)。降低通路电压将会阻碍非易失性存储器元件的存储器操作裕度(memorywindow)。因此，有需要增加该
中非易失性存储器元件的写入操作效能。
技术实现思路
根据本专利技术的实施例，提供一种非易失性存储器元件，可防止写入干扰发生，并扩大存储器操作裕度。其中，此非易失性存储器元件包含多条串行选择线。如前所述，在写入操作中，与非门闪存元件中共享字线的未被选取位线，会有无预期的电子被同时拉进浮置栅极中。且当当电子填充了这些能陷时，氧化层的势垒将会增加，最后写入操作将造成状态为″1”的存储单元具有较高阈值电压。为了抵消这种影响，此处所揭露的实施例对存储单元施加一个耦合效性(couplingeffect)，藉以增加被选取的存储单元串行的基材的电位。通过抵消在写入操作中施加于字线的高写入电压(Vpgm)，这种机制可以增进存储单元保存数据的持续时间，并继续提供准确的读取效能。在一些实施例中，可以提供控制非易失性存储器元件的装置。此一装置包括一个由多个非易失性存储单元构成的立体阵列。这个立体阵列包括多个叠层，每一个叠层包括(1)多条NAND非易失性存储单元串行；每一条NAND非易失性存储单元串行耦接至一条位线。(2)多条串行选择线(stringselectlines，SSL)以及一条或多条字线。这些多条串行选择线以及一条或多条字线与前述的多条NAND非易失性存储单元串行直交排列(arrangedorthogonally)。前述的一条或多条字线会在多个叠层的表面与一条或多条字线之间的交叉点(crosspoints)上，构建出前述的多个非易失性存储单元。每一条串行选择线包含多个串行选择线(SSL)晶体管，用来将这些串行选择线耦接至对应的NAND非易失性存储单元串行。其中，至少有一条第一串行选择线被构建来接收第一电压以及一条第二串行选择线被构建来接收第二电压，且第二串行选择线比较靠近前述的一条或多条字线。在一些实施例之中，此一装置更包括一个控制电路，构建来写入(抑制)(programinhibit)共享字线但未共享位线的存储单元，其是通过对第一串行选择线施加第一电压，对第二串行选择线施加第二电压当位线具有不同的偏压。其中，第二串行选择线比较靠近前述的条字线；第一电压为0；第二电压低于工作电压(VDD)且大于0。在一些实施例之中，此一装置更包括一个控制电路，构建来写入(抑制)共享字线且共享位线的存储单元，其是通过对第一串行选择线晶体管施加第一电压，对第二串行选择线施加第二电压当位线具有工作电压VDD。其中，第二串行选择线比较靠近前述的字线；第一电压为工作电压VDD；第二电压低于工作电压VDD且大于0。在一些实施例之中，此一装置更包括一个控制电路，构建来写入(抑制)共享字线且共享位线的存储单元，其是通过对第一串行选择线晶体管施加第一电压，对第二串行选择线施加第二电压当位线的电压为0。其中，第二串行选择线比较靠近前述的字线；第一电压为0；第二电压低于工作电压VDD且大于0。在一些实施例之中，非易失性存储器元件可以是包含有基材和多个贯穿孔的垂直通道型立体半导体存储器元件(verticalchannel-typethree-dimensionalsemiconductormemorydevice)。在一些实施例之中，每一条NAND非易失性存储单元串行与一条偶数位线或一条奇数位线链接(beingassociatedwith)。且每一条和偶数位线链接的NAND非易失性存储单元串行，可独立于和奇数位线链接的NAND非易失性存储单元串行之外来进行写入。在一些实施例之中，非易失性存储器元件包括闪存。在一些实施例之中，非易失性存储器元件包括NAND闪存。在一些实施例之中，此装置更包括立体本文档来自技高网...

【技术保护点】
一种用来控制一非易失性存储元件的装置，包括：一立体阵列，由多个非易失性存储单元所构成；该立体阵列包括：多个叠层，每一这些叠层包括(1)多条NAND非易失性存储单元串行；每一条这些NAND非易失性存储单元串行耦接至一位线；(2)多条串行选择线(string select lines，SSL)以及一或多条字线；这些串行选择线以及该一或多条字线与这些NAND非易失性存储单元串行直交排列(arranged orthogonally)；该一或多条字线会在多个叠层的多个表面与该一或多条字线之间的多个交叉点(cross points)上，构建出这些非易失性存储单元；每一这些串行选择线包含多个串行选择线(SSL)晶体管，用来将这些串行选择线耦接至对应的这些NAND非易失性存储单元串行；其中，至少有一第一串行选择线被构建来接收一第一电压以及一第二串行选择线被构建来接收一第二电压；以及其中，该第二串行选择线比较靠近该一或多条字线。

【技术特征摘要】
1.一种用来控制一非易失性存储元件的装置，包括：一立体阵列，由多个非易失性存储单元所构成；该立体阵列包括：多个叠层，每一这些叠层包括(1)多条NAND非易失性存储单元串行；每一条这些NAND非易失性存储单元串行耦接至一位线；(2)多条串行选择线(stringselectlines，SSL)以及一或多条字线；这些串行选择线以及该一或多条字线与这些NAND非易失性存储单元串行直交排列(arrangedorthogonally)；该一或多条字线会在多个叠层的多个表面与该一或多条字线之间的多个交叉点(crosspoints)上，构建出这些非易失性存储单元；每一这些串行选择线包含多个串行选择线(SSL)晶体管，用来将这些串行选择线耦接至对应的这些NAND非易失性存储单元串行；其中，至少有一第一串行选择线被构建来接收一第一电压以及一第二串行选择线被构建来接收一第二电压；以及其中，该第二串行选择线比较靠近该一或多条字线。2.根据权利要求1所述的装置，更包括：一控制电路，构建来写入/抑制(programinhibit)共享一字线但未共享一位线的多个存储单元，其是通过对该第一串行选择线施加一第一电压，对该第二串行选择线施加一第二电压当该位线具有多个不同的偏压；其中，该第二串行选择线比较靠近该字线；该第一电压为0；该第二电压低于一工作电压(VDD)且大于0V。3.根据权利要求1所述的装置，更包括：一控制电路，构建来写入/抑制共享一字线且共享一位线的多个存储单元，其是通过对该第一串行选择线晶体管施加该第一电压，对该第二串行选择线施加该第二电压当该位线具有一工作电压(VDD)；其中，该第二串行选择线比较靠近该字线；该第一电压为该工作电压；该第二电压低于该工作电压且大于0V。4.根据权利要求1所述的装置，更包括：一控制电路，构建来写入/抑制共享一字线且共享一位线的多个存储单元，通过对该第一串行选择线晶体管施加该第一电压，对该第二串行择线
\t施加该第二电压当该位线的电压为0；其中，该第二串行选择线比较靠近该字线；该第一电压为0；该第二电压低于一工作电压且大于0V。5.根据权利要求1所述的装置，其中该非易失性存储器元件是包含有一基材和多个贯穿孔的一垂直通道型立体半导体存储器元件(verticalchannel-typethree-dimensionalsemiconductormemorydevice)。6.根据权利要求1所述的装置，其中每一这些NAND非易失性存储单元串行与一偶数位线一条奇数位线链接；且每一条和该偶数位线链接的这些NAND非易失性存储单元串行，可独立于和该奇数位线链接的这些NAND非易失性存储单元串行之外来进行写入。7.根据权利要求1所述的装置，其中该非易失性存储器元件包括一闪存。8.根据权利要求1所述的装置，其中该非易失性存储器元件包括一NAND闪存。9.根据权利要求1所述的装置，更包括一立体NAND元件；该立体NAND元件包括通过一n型掺质注入所形成的一n型掺杂基材、一p型掺杂基材以及一个无掺杂基材其中至少一者。10.一种非易失性存储元件，包括：一立体阵列，由多个非易失性存储单元所构成；该立体阵列包括：多个叠层，每一这些叠层包括(1)多条NAND非易失性存储单元串行；每一条这些NAND非易失性存储单元串行耦接至一位线；(2)多条串行选择线以及一或多条字线；这些串行选择线以及该一或多条字线与这些NAND非易失性存储单元串行直交排列；该一或多条字线会在多个叠层的多个表面与该一或多条字线之间的多个交叉点上，构建出这些非易失性存储单元；每一这些串行选择线包含多个串行选择线晶体管，用来将这些串行选择线耦接至对应的这些NAND非易失性存储单元串行；其中，至少有一第一串行选择线被构建来接收一第一电压以及一第二串行选择线被构建来接收一第二电压；以及其中，该第二串行选择线比较靠近该一或多条字线。11.根据权利要求10所述的非易失性存储元件，更包括：一控制电路，构建来写入/抑制共享一字线但未共享一位线的多个存储单元，通过对该第一串行选择线晶体管施加该第一电压，对该第二...

【专利技术属性】
技术研发人员：铃木淳弘，李致维，古紹泓，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：中国台湾;71