双写字线SRAM单元制造技术

一种静态随机存取存储器(SRAM)存储器单元包括一对交叉耦合的反相器以及耦合至该对交叉耦合的反相器中的第一反相器的第一节点的选通晶体管。选通晶体管的栅极耦合至第一字线。选通晶体管被配置成响应于第一字线信号而选择性地将位线耦合至第一反相器的第一节点。第一反相器具有耦合至第二字线的第二节点。第一字线和第二字线各自是能独立控制的。

【技术实现步骤摘要】
【国外来华专利技术】优先权要求本申请要求共同拥有的于2014年6月30日提交的美国非临时专利申请No.14/320,024的优先权，该非临时专利申请的内容通过援引全部明确纳入于此。领域本公开一般涉及双写字线存储器单元。相关技术描述技术进步已产生越来越小且越来越强大的计算设备。例如，当前存在各种各样的便携式个人计算设备，包括较小、轻量且易于由用户携带的无线计算设备，诸如便携式无线电话、个人数字助理(PDA)以及寻呼设备。更具体地，便携式无线电话(诸如蜂窝电话和网际协议(IP)电话)可通过无线网络传达语音和数据分组。此外，许多无线电话包括被纳入于其中的其他类型的设备。例如，无线电话还可包括数码相机、数码摄像机、数字记录器以及音频文件播放器。同样，此类无线电话可处理可执行指令，包括可被用于访问因特网的软件应用，诸如web浏览器应用。如此，这些无线电话可包括显著的计算能力。计算设备可包括存储数据的存储器(例如，随机存取存储器(RAM))。存储器可包括作为存储元件的存储器单元。在该存储器处可能发生数据差错，从而使得从该存储器读取的数据不同于写入该存储器的数据。特定存储器单元处的数据差错可在值被写入到与该特定存储器单元共享公共字线或公共位线的另一存储器单元时发生。当公共字线或公共位线被用于向其他存储器单元发送信号时，特定存储器单元处的晶体管可触发并可修改存储在特定存储器单元的数据。这种类型的差错被称为半选择差错。概述公开了利用单个写位线和2个独立控制的写字线的7晶体管(7T)静态随机存取存储器(SRAM)存储器单元。7T存储器单元可在存储器写操作期间使用两阶段写操作。例如，在存储器写操作期间，第一写字线(WWL1)可被用于选择7T存储器单元的行(及其相关联的选通晶体管)而第二写字线(WWL2)和写位线(WBL)可被用于将值写入所选行的存储器单元。在特定实施例中，两阶段写操作的第一阶段可将逻辑“1”值(例如，“高”值)写入所选行的存储器单元。在两阶段写操作的第二阶段中，逻辑“0”值(例如，“低”值)可被选择性地写入要存储逻辑“0”值的存储器单元。在特定实施例中，SRAM存储器单元包括一对交叉耦合的反相器。SRAM存储器单元还包括选通晶体管，其耦合至该对交叉耦合的反相器中的第一反相器的第一节点。选通晶体管具有耦合至第一字线的栅极。选通晶体管被配置成响应于第一字线信号而选择性地将位线耦合至第一反相器的第一节点。第一反相器具有耦合至第二字线的第二节点。第一字线和第二字线各自是能独立控制的。在另一特定实施例中，一种方法包括在包括一对交叉耦合的反相器的存储器单元的写操作的第一阶段期间，将第一信号应用于第一字线以选择性地将位线耦合至该对交叉耦合的反相器中的第一反相器的第一节点。该方法还包括在写操作的第一阶段期间，将第二信号应用于耦合至第一反相器的第二节点的第二字线。第一信号独立于第二信号而生成。该方法还包括在写操作的第一阶段期间将第三信号应用于位线。在另一特定实施例中，一种装备包括用于反相的第一装置。该装备还包括用于反相的第二装置。用于反相的第一装置和用于反相的第二装置是交叉耦合的。该装备还包括耦合至用于反相的第一装置的第一节点的用于切换的装置。用于切换的装置的控制输入耦合至第一字线。用于切换的装置响应于第一字线信号而选择性地将位线耦合至用于反相的第一装置的第一节点。用于反相的第一装置具有耦合至第二字线的第二节点。第一字线和第二字线各自是能独立控制的。在特定实施例中，一种非瞬态计算机可读介质存储指令。该指令可由处理器执行以使得该处理器在包括一对交叉耦合的反相器的存储器单元的写操作的第一阶段期间，发起将第一信号应用于第一字线以选择性地将位线耦合至该对交叉耦合的反相器中的第一反相器的第一节点。该处理器还包括在写操作的第一阶段期间，发起将第二信号应用于耦合至第一反相器的第二节点的第二字线，其中第一信号独立于第二信号而生成。该处理器还包括在写操作的第一阶段期间发起将第三信号应用于字线。由所公开的实施例中的至少一个实施例提供的一个特定益处是在不使存储器单元(例如，列半选单元)的数据保持稳定性降级的情况下降低动态功耗。例如，8晶体管(8T)存储器单元可能在写操作期间易受所选存储器行的半选存储器单元的半选差错的问题。为了补偿半选差错，可使用写回方案(也称为“读－修改－写”方案)。然而，应用于8T存储器单元的写回方案可导致总的写功率的显著增加，这包括在读操作期间使用的位线功率、用于写回未选单元的位线功率、以及用于写入所选单元的位线功率。为了解决与8T写回方案相关联的功耗，可使用针对存储器单元的单个写字线结构。然而，单个写字线结构针对写操作可能不能写入“强”逻辑“1”。相反，使用两阶段写操作的双写字线存储器单元可在不使存储器单元的数据读/保持稳定性降级的情况下在单个写字线结构中提供适当的写操作并且可提供针对存储器单元的写操作的降低的功耗。本公开的其他方面、优点和特征将在阅读了整个申请后变得明了，整个申请包括以下章节：附图简述、详细描述、以及权利要求书。附图简述图1是解说双写字线存储器单元的特定实施例的框图；图2是描绘包括双写字线存储器单元的存储器设备的一部分的特定实施例的示图；图3是解说双写字线存储器单元的特定实施例的写操作输入信号的定时图；图4是解说操作双写字线存储器单元的方法的特定实施例的流程图；图5是解说包括双写字线存储器单元的通信设备的特定实施例的框图；以及图6是用于制造包括双写字线存储器单元的电子设备的制造过程的特定解说性实施例的数据流图。详细描述参照图1，示出了双写字线存储器单元100的特定解说性实施例。双写字线存储器单元100包括第一反相器102、第二反相器104、第一写字线106、写位线108、第二写字线110、读字线112、读位线114、选通晶体管116和读缓冲器118。第一反相器102可包括与第一n型金属氧化物半导体(NMOS)晶体管122串联耦合的第一p型金属氧化物半导体(PMOS)晶体管120。第二反相器104可包括与第二NMOS晶体管126串联耦合的第二PMOS晶体管124。第一反相器102可与第二反相器104交叉耦合以形成一对交叉耦合的反相器。例如，第一反相器102的输入端可耦合至第二反相器104的输出端，而第二反相器104的输入端可耦合至第一反相器102的输出端。第一反相器102和第二反相器104可一起存储数据值(例如，双写字线存储器单元100的数据值)。该对交叉耦合的反相器、第一晶体管、和读缓冲器可对应于单个写位线存储器单元架构。双写字线存储器单元100可以是存储器阵列的行的一部分，如以下参照图2所描述的。选通晶体管116可包括NMOS晶体管或PMOS晶体管。选通晶体管116可具有耦合至第一写字线106的栅极端子。因此，选通晶体管116可响应于第一写字线106。基于来自第一写字线106的信号，选通晶体管116可选择性地将写位线108耦合至第一节点128，第一节点128对应于第二反相器104的输入端(以及对应于第一反相器102的输出端)。当写位线108耦合至第二反相器104的输入端时，写位线108可使第一反相器102和第二反相器104存储值(例如，存储器单元数据值)。第二写字线110可耦合至第一反相器102的晶体管本文档来自技高网...

【技术保护点】
一种静态随机存取存储器(SRAM)存储器单元，包括：一对交叉耦合的反相器；以及耦合至所述一对交叉耦合的反相器中的第一反相器的第一节点的选通晶体管，其中所述选通晶体管的栅极耦合至第一字线，其中所述选通晶体管被配置成响应于第一字线信号而选择性地将位线耦合至所述第一反相器的所述第一节点，其中所述第一反相器具有耦合至第二字线的第二节点，并且其中所述第一字线和所述第二字线各自是能独立控制的。

【技术特征摘要】
【国外来华专利技术】2014.06.30 US 14/320,0241.一种静态随机存取存储器(SRAM)存储器单元，包括：一对交叉耦合的反相器；以及耦合至所述一对交叉耦合的反相器中的第一反相器的第一节点的选通晶体管，其中所述选通晶体管的栅极耦合至第一字线，其中所述选通晶体管被配置成响应于第一字线信号而选择性地将位线耦合至所述第一反相器的所述第一节点，其中所述第一反相器具有耦合至第二字线的第二节点，并且其中所述第一字线和所述第二字线各自是能独立控制的。2.如权利要求1所述的SRAM存储器单元，其特征在于，所述第一节点对应于所述第一反相器的输出端。3.如权利要求1所述的SRAM存储器单元，其特征在于，所述第二节点对应于所述第一反相器的晶体管的源极端子，并且其中所述晶体管的漏极端子耦合至所述选通晶体管。4.如权利要求3所述的SRAM存储器单元，其特征在于，所述第一反相器的所述晶体管是p型金属氧化物半导体(PMOS)晶体管。5.如权利要求3所述的SRAM存储器单元，其特征在于，所述第一反相器的所述晶体管是n型金属氧化物半导体(NMOS)晶体管。6.如权利要求1所述的SRAM存储器单元，其特征在于，进一步包括耦合至所述第一反相器的第三节点的读缓冲器。7.如权利要求6所述的SRAM存储器单元，其特征在于，所述第三节点对应于所述第一反相器的输入端。8.如权利要求6所述的SRAM存储器单元，其特征在于，所述一对交叉耦合的反相器、所述选通晶体管以及所述读缓冲器对应于7晶体管存储器单元架构。9.如权利要求6所述的SRAM存储器单元，其特征在于，所述一对交叉耦合的反相器、所述选通晶体管以及所述读缓冲器对应于单个写位线存储器单元架构。10.如权利要求1所述的SRAM存储器单元，其特征在于，所述第一字线和所述第二字线是写字线。11.如权利要求1所述的SRAM存储器单元，其特征在于，所述位线是写位线。12.如权利要求1所述的SRAM存储器单元，其特征在于，所述SRAM存储器单元集成于至少一个存储器阵列中。13.如权利要求1所述的SRAM存储器单元，其特征在于，所述SRAM存储器单元集成于至少一个管芯中。14.如权利要求1所述的SRAM存储器单元，其特征在于，进一步包括其中集成了所述一对交叉耦合的反相器和所述选通晶体管的设备，所述设备选自：移动电话、平板设备、机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、个人数字助理(PDA)、固定位置数据单元、以及计算机。15.一种方法，包括：在包括一对交叉耦合的反相器的存储器单元的写操作的第一阶段期间：将第一信号应用于第一字线以选择性地将位线耦合至所述一对交叉耦合的反相器中的第一反相器的第一节点；将第二信号应用于耦合至所述第一反相器的第二节点的第二字线，其中所述第一信号独立于所述第二信号而生成；以及将第三信号应用于所述位线。16.如权利要求15所述的方法，其特征在于，进一步包括：在所述存储器单元的所述写操作的第二阶段期间：将第四信号应用于所述第二字线；以及基于数据值来将第五信号应用于所述位线。17.如权利要求16所述的方法，其特征在于在包括所述存储器单元的存储器行的每个存储器单元上执行所...

【专利技术属性】
技术研发人员：SO·郑，Y·杨，S·S·宋，C·F·耶普，Z·王，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：美国;US