转换速率控制提升电路和方法技术

本公开的放大器电路和方法具有提升的转换速率。在一个实施例中，一种放大器电路包括输出级，输出级包括第一输出晶体管，第一输出晶体管包括栅极、源极和漏极，其中栅极接收将被放大的信号。偏置电路偏置第一输出晶体管的栅极。阻尼电路耦合第一输出晶体管的栅极并且被配置为产生低频处的高阻抗和高频处的低阻抗。阻尼电路包括电流限制电路以在第一输出晶体管的栅极上的电压响应于信号而减小时限制去往第一输出晶体管的栅极的电流。

【技术实现步骤摘要】
【国外来华专利技术】相关申请的交叉引用本申请要求对2014年6月25日提交的美国临时申请No.62/016,835的优先权，其内容为了所有目的以它的整体通过引用并入本文。本申请还要求对2014年11月5日提交的美国非临时申请No.14/533,928的优先权，其内容为了所有目的以它的整体通过引用并入本文。
本公开涉及电子电路和方法，并且特别涉及转换速率控制提升电路和方法。
技术介绍
放大器电路是关于现代电子的基本构建块。放大器通常接收输入信号并且放大例如电压或电流。这样的放大器通常由晶体管的各种布置来构造，晶体管包括双极晶体管和/或金属氧化物半导体(MOS)晶体管。晶体管放大器的一个共有问题与失真有关。当信号在各种晶体管中被处理时，器件之间的不对称和各种其他因素使得经处理的信号被变更。例如，对于音频应用，减少失真是特别重要的。能够引起失真的一个因素是转换速率。电压转换速率是一种术语，其指代放大器在特定节点上在高电压与低电压之间进行改变的能力。在一些情形中，放大器的设计可能导致不对称的转换速率，其中正转换(从低电压到高电压)以与负转换(从高电压到低电压)不同的速率发生。转换速率上的不对称能够导致不想要的失真。
技术实现思路
本公开包括具有转换速率提升的放大器电路和方法。在一个实施例中，一种放大器电路包括输出级，输出级包括第一输出晶体管，第一输出晶体管包括栅极、源极和漏极，其中栅极接收将被放大的信号。偏置电路偏置第一输出晶体管的栅极。阻尼电路耦合第一输出晶体管的栅极并且被配置为产生低频处的高阻抗和高频处的低阻抗。阻尼电路包括电流限制电路以在第一输出晶体管的栅极上的电压响应于信号而减小时限制去往第一输出晶体管的栅极的电流。以下详细描述和附图提供对本公开的性质和优点的更好理解。附图说明图1图示了根据一个实施例的放大器电路。图2图示了根据另一实施例的具有示例阻尼电路的放大器电路。图3图示了根据另一实施例的放大器电路。图4图示了根据另一实施例的示例放大器电路。具体实施方式本公开涉及用于改进放大器中的转换速率的电路和方法。在以下描述中，为了解释的目的，许多示例和具体细节被阐述以便提供对本公开的透彻理解。然而，对本领域的技术人员将明显的是，如权利要求中所表达的本公开可以单独包括这些示例中的特征中的一些或全部特征、或者与下面描述的其他特征相组合，并且可以进一步包括本文所描述的特征和概念的修改和等价物。图1图示了根据一个实施例的放大器电路。图1中所图示的放大器可以展现出例如改进的转换速率。转换速率是描述电路在不同值之间进行转变的能力的电路参数。例如，电压转换速率是指特定电路在例如特定节点(诸如输出节点)处将电压从低到高或者从高到低进行改变的能力。图1中所示出的放大器包括输出级100，输出级100包括第一输出晶体管101。在这一示例中，输出晶体管101是包括栅极、源极和漏极的PMOS晶体管。源极耦合到电源端子以接收电源电压Vdd。栅极接收将被放大的信号(这里是电流输入信号Iin)。输出级100进一步包括第二输出晶体管102。在这一示例中，输出晶体管102是包括栅极、源极和漏极的相反导电类型NMOS晶体管。源极耦合到负供电参考，诸如接地。在这一示例中，使用偏置电路103来偏置(例如，设置DC静态电流)输出级晶体管。偏置电路103包括第一端子以偏置输出晶体管101的栅极。偏置电路102的第二端子可以耦合到输出晶体管102的栅极以偏置例如第二输出晶体管102的栅极。本公开的特征和优点包括阻尼电路104，其具有电流限制组件以改进例如输出晶体管的栅极处的转换速率。阻尼电路104具有耦合到电源端子以接收电源电压Vdd的第一端子、以及耦合到输出晶体管101的栅极的第二端子。阻尼电路104被配置为产生例如低频处的高阻抗和高频处的低阻抗。低频处的高阻抗和高频处的低阻抗减小(“阻尼”)放大器在高频处的增益同时保持低频处的增益，这在例如音频应用中可能是有利的。阻尼电路104包括电流限制电路105。当输出晶体管101的栅极上的电压响应于信号而减小时，电流限制电路105可以限制去往输出晶体管101的栅极的电流。例如，在一些情形中，电流信号Iin可能诸如非常迅速地使输出晶体管101的栅极上的节点A处的电压下降。如果阻尼电路104产生太多电流到节点A中，则它可能减小节点A能够下降的速度，由此减小放大器电路的转换速率。电流限制电路105可以被包括在阻尼电路104中以限制进入节点A的电流并且增大转换速率。如下面更详细描述的，电流限制电路可以包括电阻性元件，该电阻性元件与从阻尼电路的输出到第一输出晶体管的栅极的电流串联地被配置。下面更详细地提供示例实施例和实施方式。图2图示了根据另一实施例的具有示例阻尼电路的放大器电路。图2图示了根据实施例的一个示例阻尼电路。在这一示例中，阻尼电路包括具有第一端子、第二端子和控制端子(例如，源极、漏极和栅极)的第一晶体管210。晶体管210的第一端子耦合到电源端子以接收电源电压Vdd。电阻器213(Rp)具有耦合到晶体管210的控制端子的第一端子和耦合到偏置电压Vbias2的第二端子。该阻尼电路进一步包括电容器212，电容器212具有耦合到晶体管210的控制端子的第一端子、以及耦合到节点A和输出晶体管101的栅极的第二端子。在这一示例中，使用第二晶体管211来实施用于电流限制的电阻性元件，第二晶体管211与从晶体管210的第二端子到节点A(例如，输出晶体管101的栅极)的电流路径串联地被配置。晶体管211具有第一端子、第二端子和控制端子(例如，源极、漏极和栅极)。在这一示例中，晶体管211的第一端子耦合到晶体管210的第二端子。晶体管211的第二端子耦合到第一输出晶体管101的栅极。最后，晶体管211的控制端子耦合到第二偏置电压Vbias1。在一个示例实施方式中，晶体管211例如按三极管被偏置。在操作期间，电容器212在晶体管210的栅极与漏极之间提供低频开路和高频短路。因此，在低频处，晶体管210充当具有高输出阻抗的电流源。在高频处，晶体管210充当具有低阻抗的二极管连接(栅极与漏极连接在一起)以如上描述地减小增益。然而，如果输出晶体管101的栅极处的节点A从高被拉到低(例如，负转换)，则经过晶体管210的电流将通过晶体管211的动作被减小。例如，当节点A上的电压下降时，跨晶体管210的端子的电压(例如，Vds)将增大，这可以增大电流。然而，利用如所示出的串联配置的晶体管211，跨晶体管211的端子的电压也将增大，并且减小由节点A上的电压上的下降所引起的进入节点A的电流。因此，节点A可以更容易地被拉下，因为晶体管211限制了否则将会妨碍拉下的进入节点的电流。图3图示了根据另一实施例的放大器电路。在这一示例中，输出级包括具有耦合到Vdd的源极的PMOS晶体管301、以及具有耦合到负参考(Vneg，诸如接地)的源极的相反导电类型NMOS晶体管302。晶体管301和302的漏极在输出端子Vout处耦合在一起。在这一示例中，偏置电路是浮动偏置电路350，下面描述它的示例。前级310接收输入电压信号Vin并且产生电流信号Iin，电流信号Iin耦合到节点A和输出晶体管301的栅极。输出晶体管302的栅极经由偏置电路350(其偏置晶体管30本文档来自技高网...

【技术保护点】
一种放大器电路，包括：输出级，所述输出级包括第一输出晶体管，所述第一输出晶体管包括栅极、源极和漏极，其中所述栅极接收将被放大的信号；偏置电路，所述偏置电路包括第一端子以偏置所述第一输出晶体管的所述栅极；以及阻尼电路，所述阻尼电路耦合所述第一输出晶体管的所述栅极，被配置为产生低频处的高阻抗和高频处的低阻抗，其中所述阻尼电路包括电流限制电路以在所述第一输出晶体管的所述栅极上的电压响应于所述信号而减小时限制去往所述第一输出晶体管的所述栅极的电流。

【技术特征摘要】
【国外来华专利技术】2014.06.25 US 62/016,835;2014.11.05 US 14/533,9281.一种放大器电路，包括：输出级，所述输出级包括第一输出晶体管，所述第一输出晶体管包括栅极、源极和漏极，其中所述栅极接收将被放大的信号；偏置电路，所述偏置电路包括第一端子以偏置所述第一输出晶体管的所述栅极；以及阻尼电路，所述阻尼电路耦合所述第一输出晶体管的所述栅极，被配置为产生低频处的高阻抗和高频处的低阻抗，其中所述阻尼电路包括电流限制电路以在所述第一输出晶体管的所述栅极上的电压响应于所述信号而减小时限制去往所述第一输出晶体管的所述栅极的电流。2.根据权利要求1所述的放大器电路，其中所述电流限制电路包括电阻性元件，所述电阻性元件与从所述阻尼电路的输出到所述第一输出晶体管的所述栅极的电流串联地被配置。3.根据权利要求2所述的放大器电路，其中所述电阻性元件包括按三极管被偏置的晶体管。4.根据权利要求1所述的放大器电路，其中所述阻尼电路包括：第一晶体管，具有第一端子、第二端子和控制端子，其中所述第一端子耦合到电源端子；电阻器，具有耦合到所述第一晶体管的所述控制端子的第一端子和耦合到第一偏置电压的第二端子；电容器，具有耦合到所述第一晶体管的所述控制端子的第一端子和耦合到所述第一输出晶体管的所述栅极的第二端子；以及第二晶体管，具有第一端子、第二端子和控制端子，其中所述第二晶体管的所述第一端子耦合到所述第一晶体管的所述第二端子，所述第二晶体管的所述第二端子耦合到所述第一输出晶体管的所述栅极，并且所述第二晶体管的所述控制端子耦合到第二偏置电压。5.根据权利要求1所述的放大器电路，其中所述偏置电路包括与所述第一输出晶体管具有相同导电类型的第一晶体管，其中所述第一晶体管包括耦合到偏置电压的栅极和耦合到所述第一输出晶体管的所述栅极的源极以设置所述第一输出晶体管的偏置。6.根据权利要求1所述的放大器电路，进一步包括前级，所述前级接收输入电压信号并且产生去往所述第一输出晶体管的所述栅极的电流信号，其中所述第一输出晶体管放大所述电流信号以产生输出电压。7.根据权利要求1所述的放大器电路，所述输出级进一步包括第二输出晶体管，所述第二输出晶体管与所述第一输出晶体管具有相反导电类型并且包括栅极、源极和漏极，其中所述偏置电路进一步包括第二端子以偏置所述第二输出晶体管的所述栅极，并且其中所述第二输出晶体管的所述栅极在所述偏置电路的第二端子上接收将被放大的信号，其中所述阻尼电路是第一阻尼电路，所述电路进一步包括耦合所述第二输出晶体管的所述栅极的第二阻尼电路，所述第二阻尼电路被配置为产生低频处的高阻抗和高频处的低阻抗。8.根据权利要求7所述的放大器电路，其中所述偏置电路包括第一晶体管和第二晶体管，其中所述第一晶体管与所述第一输出晶体管具有相同导电类型，所述第一晶体管包括耦合到第一偏置电压的栅极、耦合到所述第一输出晶体管的所述栅极的源极、以及耦合到所述第二输出晶体管的所述栅极的漏极，其中所述第二晶体管与所述第二输出晶体管具有相同导电类型，所述第二晶体管包括耦合到第二偏置电压的栅极、耦合到所述第二输出晶体管的所述栅极的源极、以及耦合到所述第一输出晶体管的所述栅极的漏极。9.根据权利要求7所述的放大器电路，进一步包括晶体管，所述晶体管具有耦合到偏置电压的控制端子和耦合到所述第一输出晶体管的所述栅极的第一端子，以吸收来自所述第一阻尼电路的DC电流的至少一部分。10.根据权利要求1所述的放大器电路，其中所述偏置电路是浮动偏置电路。11.一种方法，包括：在输出级中...

【专利技术属性】
技术研发人员：樊欣，V·达纳塞卡兰，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：美国;US