半导体器件及其制造方法技术

本文中提供了一种半导体器件，该半导体器件包括：顺序地层叠在衬底之上的N个层叠组(其中，N是大于或等于2的自然数)，每个层叠组包括交替层叠的层间绝缘膜和导电图案；以及N个凹部，每个凹部具有形成在层叠组的层间绝缘膜和导电图案中的阶梯式侧壁，该N个凹部中的每个具有沿第一方向排列的阶梯式侧壁。

【技术实现步骤摘要】
相关申请的交叉引用本申请要求2015年7月31日向韩国知识产权局提交的申请号为10-2015-0108611的韩国专利申请的优先权，其整个公开内容通过引用整体合并于此。
本公开的各种实施例总体涉及一种半导体器件及其制造方法，更具体地，涉及一种包括多层结构的半导体器件及其制造方法。
技术介绍
半导体器件的示例包括能够储存数据的存储器件。存储器件可以具有在其中存储单元串联耦接的串结构。为了高度集成具有串结构的存储器件，已经提出了三维(3D)存储器件。3D存储器件的存储单元三维地布置在衬底上。例如，3D存储器件可以具有多层结构，该多层结构包括形成在不同高度处且耦接至存储单元的导电图案。为了将电信号独立地传输至形成在不同高度处的导电图案，必须将接触插塞分别耦接至导电图案。为此，开发了各种技术。
技术实现思路
本公开的各种实施例针对一种半导体器件及其制造方法，该半导体器件包括多层结构，该多层结构具有可以耦接接触插塞的区域。本公开的一种实施例提供一种半导体器件，包括：N个层叠组，顺序地层叠在衬底之上，其中N是大于或等于2的自然数，每个层叠组包括交替层叠的层间绝缘膜和导电图案；以及N个凹部，每个凹部具有形成在层叠组的层间绝缘膜和导电图案中的阶梯式侧壁，N个凹部中的每个具有沿第一方向排列的阶梯式侧壁。本公开的一个实施例提供一种制造半导体器件的方法，包括：在衬底上顺序地层叠N个层叠组，所述N个层叠组包括交替层叠的第一材料膜和第二材料膜，其中，N是2或更大的自然数；刻蚀层叠组之中的最上的第N层叠组以在第N层叠组中形成N个第一类型阶梯式结构，所述N个第一类型阶梯式结构沿第一方向排列；在层叠组上形成孔型掩膜图案，所述孔型掩膜图案包括用于暴露第一类型阶梯式结构的开口；以及使用孔型掩膜图案作为刻蚀阻挡物来执行刻蚀过程以形成包括多个阶梯的第二类型阶梯式结构，所述多个阶梯具有沿第一方向的高度差以及沿垂直于第一方向的第二方向的高度差。附图说明通过参照附图详细描述本公开的实施例，对于本领域技术人员来说，本公开的以上和其他的特征和优点将变得更加明显，在附图中：图1图示根据本专利技术的一个实施例的半导体器件的接触区和存储阵列区；图2A和图2B是图示根据本专利技术的实施例的半导体器件的存储串结构的透视图；图3是图示根据本专利技术的一个实施例的通过晶体管的平面图；图4A和图4B是图示根据本专利技术的一个实施例的具有阶梯式侧壁的凹部的平面图和透视图；图5是沿图4A中的“X-X’”线截取得到的剖视图；图6A和图6B是图示根据本专利技术的实施例的凹部的各种结构的剖视图；图7是图示根据本专利技术的一个实施例的凹部的剖视图；图8A至图12B图示根据本专利技术的一个实施例的形成半导体器件的存储块的过程；图13A至图13D图示根据本专利技术的一个实施例的形成半导体器件的存储块的过程；图14A至图16图示根据本专利技术的一个实施例的形成半导体器件的存储块的过程；图17A至图19图示根据本专利技术的一个实施例的形成半导体器件的存储块的过程；图20图示根据本专利技术的一个实施例的存储系统；以及图21图示根据本专利技术的一个实施例的计算系统。具体实施方式现在将在下文中参照附图来更充分地描述示例性实施例；然而，示例性实施例可以以不同的形式来实施，而不应当被解释为局限于本文中所阐述的实施例。相反地，这些实施例被提供使得本公开将彻底且完整，且这些实施例将把示例性实施例的范围充分传达给本领域技术人员。参照之后与附图一起详细描述的示例性实施例，本专利技术的优点和特征以及实现其的方法将变得清楚。相应地，本专利技术不局限于下面的实施例，而是能够以其他类型实施。相反地，这些实施例被提供使得本公开将彻底，且这些实施例将本公开的技术思想传达给本领域技术人员。在附图中，为了说明清楚可以夸大尺寸。将理解的是，当一个元件被称作在两个元件“之间”时，其可以为两个元件之间的唯一元件，或者也可以存在一个或更多个中间元件。相同的附图标记始终指代相同的元件。此外，如果某些部件被描述为耦接至其他部件，则它们不仅直接耦接到其它部件，而且在任意其他部件介于它们之间的情况下间接耦接至其它部件。此外，当一个元件被称作“包含”或“包括”一个组件时，除非上下文清楚地另外说明，否则其不排除其它组件，而是还可以包括其它组件。图1图示根据本专利技术的实施例的半导体器件的接触区和存储阵列区。在图1中，根据本专利技术的一个实施例的半导体器件包括存储块MB。存储块MB可以包括存储阵列区P1和接触区P2。多个存储串设置在存储阵列区P1中。耦接至存储串的导电图案沿第一方向I从存储阵列区P1延伸至接触区P2。另外，通过晶体管可以安置在设置于接触区P2中的导电图案之下。接触区P2可以设置在存储阵列区P1的两侧处。存储阵列区P1与接触区P2可以沿第一方向I排列。接触区P2具有单元侧边缘EG_C，接触区P2在单元侧边缘EG_C处与存储阵列区P1接触。在下面的附图中，单元侧边缘EG_C被表示为示出接触区P2的侧面，接触区P2在该侧面处与存储阵列区P1接触，且省略对其的额外描述。存储块MB可以沿垂直于第一方向I的第二方向II彼此间隔开。图2A和图2B是图示根据本专利技术的实施例的半导体器件的存储串结构的透视图。为了描述的方便，在图2A和图2B中未描述绝缘膜。图2A图示通过沿U形沟道膜CH布置存储单元而形成的3D存储串。在图2A中，存储串可以包括U形沟道膜CH。沟道膜CH包括管道沟道膜P_CH、源极侧沟道膜S_CH和漏极侧沟道膜D_CH。源极侧沟道膜S_CH和漏极侧沟道膜D_CH可以从管道沟道膜P_CH沿垂直于第一方向I和第二方向II的第三方向III延伸。沟道膜CH可以沿第一方向I和第二方向II以矩阵形状布置。管道沟道膜P_CH被设置在衬底SUB之上的管栅PG围绕。源极侧沟道膜S_CH被沿第三方向III以预定间隔层叠的源极侧导电图案CP_S围绕。源极侧沟道膜S_CH的顶部耦接至公共源极线CSL。源极侧导电图案CP_S设置在公共源极线CSL与管栅PG之间。源极侧导电图案CP_S包括源极侧字线WL_S和源极选择线SSL。源极侧字线WL_S沿第三方向III以预定间隔层叠。源极选择线SSL设置在源极侧字线WL_S与公共源极线CSL之间。一个或更多个源极选择线SSL可以层叠在源极侧字线WL_S与公共源极线CSL之间。漏极侧沟道膜D_CH被沿第三方向III以预定间隔层叠的漏极侧导电图案CP_D围绕。漏极侧沟道膜D_CH的顶部耦接至位线BL。漏极侧导电图案CP_D设置在位线BL与管栅PG之间。漏极侧导电图案CP_D包括漏极侧字线WL_D和漏极选择线DSL。漏极侧字线WL_D沿第三方向III以预定间隔层叠。漏极选择线DSL设置在漏极侧字线WL_D与位线BL之间。一个或更多个漏极选择线DSL可以层叠在漏极侧字线WL_D与位线BL之间。源极侧导电图案CP_S与漏极侧导电图案CP_D可以通过设置在源极侧沟道膜S_CH与漏极侧沟道膜D_CH之间的缝隙SI而分离。源极侧导电图案CP_S与漏极侧导电图案CP_D可以形成在相同的高度处。源极侧导电图案CP_S和漏极侧导电图案CP_D可以沿第一方向I延伸。位线BL与公共源极线CSL可以单独地设置在不同的层中。例如，位线BL设置在公共源极线CSL之上，而公共源极线CSL本文档来自技高网...

【技术保护点】
一种半导体器件，包括：N个层叠组，顺序地层叠在衬底之上，其中N是大于或等于2的自然数，每个层叠组包括交替层叠的层间绝缘膜和导电图案；以及N个凹部，每个凹部具有形成在所述N个层叠组的层间绝缘膜和导电图案中的阶梯式侧壁，所述N个凹部中的每个具有沿第一方向排列的阶梯式侧壁。

【技术特征摘要】
2015.07.31 KR 10-2015-01086111.一种半导体器件，包括：N个层叠组，顺序地层叠在衬底之上，其中N是大于或等于2的自然数，每个层叠组包括交替层叠的层间绝缘膜和导电图案；以及N个凹部，每个凹部具有形成在所述N个层叠组的层间绝缘膜和导电图案中的阶梯式侧壁，所述N个凹部中的每个具有沿第一方向排列的阶梯式侧壁。2.如权利要求1所述的半导体器件，还包括缝隙，所述缝隙沿第一方向延伸穿过层叠组，且层叠组通过所述缝隙而分离成第一存储块和第二存储块。3.如权利要求2所述的半导体器件，其中，所述凹部中的每个关于缝隙对称地形成。4.如权利要求2所述的半导体器件，其中，层叠组包括：接触区，凹部设置在接触区中；以及存储阵列区，存储阵列区从接触区延伸，且存储串设置在存储阵列区中，其中，接触区包括沿缝隙设置的焊盘部和设置在缝隙与焊盘部之间的虚设部。5.如权利要求4所述的半导体器件，还包括：经由焊盘部中的凹部耦接至导电图案的接触插塞。6.如权利要求4所述的半导体器件，其中，凹部的深度随着凹部与存储阵列区之间的距离增大而增大。7.如权利要求4所述的半导体器件，其中，在所述凹部之中，邻近于存储阵列区的第一凹部包括具有多个阶梯的阶梯式结构，所述多个阶梯包括所述层叠组之中的最上的第N层叠组的导电图案。8.如权利要求7所述的半导体器件，其中，第一凹部的具有多个阶梯的阶梯式结构沿垂直于第一方向的第二方向均匀地延伸。9.如权利要求7所述的半导体器件，其中，第二凹部至第N-1凹部中的每个包括具有多个阶梯的阶梯式结构，所述多个阶梯沿垂直于第一方向的第二方向具有高度差。10.如权利要求9所述的半导体器件，其中，第二凹部至第N-1凹部中的每个凹部
\t的具有多个阶梯的阶梯式结构包括沿第一方向具有第一高度差的阶梯以及沿第二方向具有比第一高度差大的第二高度差的阶梯。11.如权利要求7所述的半导体器件，其中，第二凹部至第N-1凹部中的每个凹部包括：第一阶梯式侧壁，沿第一方向形成，且具有x个阶梯，所述x个阶梯中的每个具有层间绝缘膜和导电图案的对；以及第二阶梯式侧壁，沿垂直于第一方向的第二方向具有高度差，所述高度差等于形成第二阶梯式侧壁的一对至x+1对层间绝缘膜和导电图案的总厚度。12.如权利要求7所述的半导体器件，其中，第N凹部包括具有多个阶梯的阶梯式结构，所述多个阶梯沿垂直于第一方向的第二方向均匀地延伸。13.如权利要求7所述的半导体器件，其中，第N凹部包括沿第一方向具有第一高度差的阶梯，以及沿垂直于第一方向的第二方向具有比第一高度差大的第二高度差的阶梯。14.如权利要求7所述的半导体器件，其中，第N凹部包括：第一阶梯式侧壁，沿第一方向形成，且具有x个阶梯，所述x个阶梯中的每个具有层间绝缘膜和导电图案的对；以及第二阶梯式侧壁，沿垂直于第一方向的第二方向具有高度差，所述高度差等于形成第二阶梯式侧壁的一对至x+1对层间绝缘膜和导电图案的总厚度。15.如权利要求4所述的半导体器件，其中，凹部包括：第一凹部，所述第一凹部包括通过所述层叠组之中的最上的第N层叠组的导电图案限定的阶梯式结构，且邻近于存储阵列区；以及第二凹部至第N凹部，所述第二凹部至第N凹部包括具有比第一凹部更大数量的阶梯的阶梯式结构，且分别延伸到第一层叠组至第N-1层叠组的内部，其中，第一层叠组至第N-1层叠组中的每个与第N层叠组相比包括更大数量的导电图案。16.如权利要求1所述的半导体器件，其中，凹部关于沿垂直于第一方向的第二方向的轴线对称地形成。17.一种制造半导体器件的方法，包括：在衬底上顺序地层叠N个层叠组，所述N个层叠组包括交替层叠的第一材料膜和第二材料膜，其中，N是2或更大的自然数；刻蚀所述层...

【专利技术属性】
技术研发人员：李南宰，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国;KR