本发明专利技术涉及多沟槽半导体装置。具有经改善RDSON及BV性能的MOSFET装置或整流器装置具有安置于半导体芯片中的场板沟槽的重复图案。所述半导体芯片包括经掺杂外延层，其中掺杂剂浓度从芯片表面的顶部朝向所述芯片的底部逐渐降低。所述经掺杂外延层可包括具有不同掺杂剂浓度的外延层的阶层且所述场板沟槽各自终止于所述阶层中的预定点处。
【技术实现步骤摘要】
本专利技术大体上涉及半导体装置，且特别涉及多沟槽半导体装置。
技术介绍
功率半导体装置的性能一般来说由若干参数定义且沟槽(垂直)装置的性能特定来说也由若干参数定义。在所述参数中，导通电阻RDSON及崩溃电压BV似乎彼此抵消：一者的改善常常以另一者为代价。举例来说，当电流路径当中的掺杂剂浓度增加(此情况带来导通电阻RDSON改善)时，崩溃电压BV下降，此情况对装置性能来说是不利的。已提出若干方法以推进导通电阻与崩溃电压之间的平衡界限。德克萨斯仪器(TI)已在US2010/0264486A1中提出一种方法且所述方法稍后由东芝(Toshiba)(小林(Kobayashi)等人的第27次国际功率半导体装置及IC会议的会议记录，2015)论证。所述方法提出变化沟槽中的场板的氧化物的厚度。具体来说，以不同步骤使场板结构的氧化物从沟槽顶端朝向沟槽底部逐渐较厚。在TI公开案与东芝论证之间存在五年的跨越。由威力(Maxpower)(US8,354,711B2)提出的另一方法为将场板结构划分成多个彼此隔离区段，其中每一区段具有可独立于每一沟槽中的其它区段偏压的独立场板。
技术实现思路
本专利技术人认识到，尽管所提出方法之后的理论似乎合理，但仍存在将使此些装置难以大量生产的重大制造挑战。举例来说，在TI过程中，场板沟槽中存在至少两个转变点：将场板结构划分成多个区段，及区段各自具有狭窄地定义的长度及氧化物厚度。控制多个蚀刻过程并控制不同氧化物厚度是至关重要且具挑战性的。威力提议要求沟槽中的多个彼此隔离场板且场板由二氧化硅薄膜的薄层分离。为行之有效，需要个别地电偏压多个场板。偏压必定为设计及装置操作添加复杂性。另外，装置取决于在沟槽中相对于经掺杂层精确放置氧化物薄膜且此情况给装置制造添加困难。本专利技术人也认识到，在现代半导体过程技术中，某些过程可较容易地控制。其为外延层生长、沟槽蚀刻及结晶硅表面上的氧化物薄膜形成。通过利用较容易控制过程，本专利技术人专利技术了可容易地适于制造例如功率MOSFET及功率整流器的装置的新颖方法。新颖过程是基于将具有预定义深度的场板沟槽放置于具有特定电阻率的半导体外延层的阶层中。在其最简单实施方案中，具有两个交替不同深度的场板沟槽以重复图案安置。较浅沟槽的深度约等于第一外延层的厚度，且较深沟槽的深度小于第一外延层及紧靠地位于第一外延层下方的第二外延层的累加厚度。换句话说，较浅沟槽穿越第一外延层且较深沟槽完全穿透第一外延层且部分穿透第二外延层。第一及第二外延层具有不同掺杂剂浓度——第一外延层比第二外延层经较重掺杂。两外延层中的主要掺杂剂具有相同极性。场板沟槽经配置以接近经设计以维持高反向偏压的p-n结及外延层中与p-n结相关联的空乏区。一个此配置为具有由二氧化硅层与沟槽壁电绝缘的经掺杂多晶硅芯体的沟槽。在相对于p-n结适当地偏压多晶硅芯体的情况下，早期倾向于到达崩溃的位点处的峰值电场将减少，因此p-n结可横跨其维持较高反向偏压电压。本专利技术概念在此两个沟槽配置之后可容易地扩展到三个或三个以上沟槽及三个或三个以上外延层阶层。以下章节中的示范性实施方案将用于较全面地解释此本专利技术概念。可以说，半导体处理领域的技术人员可阅读本专利技术并了解可实施本专利技术的过程的稳定性并因而了解可预测的良好装置性能。此情况是因为本专利技术的实施方案并不取决于控制如已知领域中规定的步骤的难度且显而易见下文所描述的实施例的实施稳定性。定义用于本专利技术中的术语一般具有属于本专利技术的上下文内的所属领域中的普通含义。下文论述某些术语以为考虑本专利技术的说明书的从业者提供额外指导。将了解，相同事物可以一种以上方式述说。因此，可使用替代性语言及同义语。半导体芯片为例如硅、锗、碳化硅、金刚石、砷化镓及氮化镓的半导电材料的厚块。半导体芯片通常具有主要为结晶平面的两个平行表面平面。集成电路建置于半导体芯片中及顶表面上；最近，一些集成电路元件已垂直于顶表面建置于半导体芯片的块体中。在本专利技术中，术语芯片的顶表面或芯片表面用于意味着半导体芯片的顶部平行表面，其中半导体材料接触例如介电或导电材料的其它材料。沟槽为某些集成电路芯片中的结构元件。沟槽通常由半导体芯片表面上的光致抗蚀剂薄膜中的图案化图像形成，接着从不存在光致抗蚀剂的芯片处移除材料得到。通常用反应性离子蚀刻过程完成材料移除。当从芯片表面检视时沟槽通常具有长条纹式重复图案。沟槽的壁为从芯片表面延伸到沟槽底部的半导体材料的垂直表面。在本专利技术中，沟槽的宽度为两个对置沟槽壁之间的距离且沟槽的长度为正交于沟槽的宽度及深度的长尺寸。在垂直于芯片的顶表面的方向上测量沟槽的深度且其为从芯片的顶表面到蚀刻步骤的端点(亦即，沟槽的底部)的测量。MOSFET为四端子电子电路元件。电流可流动于源极端子与漏极端子之间的沟道中，且电流的量值可由栅极端子及主体区处的电压控制。在MOSFET中，电流可以沟道的两个方向流动。在许多沟槽MOSFET中，栅极建置于沟槽中且主体区内部短路到源极区。整流器为两端子电路元件。取决于横跨端子的电压极性，电流可或不可流动于阳极与阴极之间。在由二极管并入制成的SBR整流器中，也存在栅极结构。SBR整流器也可与其中安置有栅极或场板或所述两者的沟槽一起垂直建置。外延层(外延层(epi-layer))在本专利技术中是指通过外延生长形成于(例如)另一单晶半导体层的衬底上的单晶半导体层。衬底可经重掺杂以减少装置电阻。掺杂剂可在其形成期间或在其形成之后通过离子植入并入外延层中。集成电路元件通常建置于外延层中。在本专利技术中，半导体芯片包括具有不同掺杂剂浓度的外延层阶层。当外延层最初形成时，两个邻近外延层之间的掺杂剂浓度差异可少到5％。在装置制造期间，高温过程可致使外延层中的掺杂剂扩散，因此在制造过程完成时，邻近外延层之间的接口可失去其清晰度并变成掺杂剂浓度逐步改变的接口区域或区。区域可在一些状况下占据外延层的至多30％厚度。MOSFET中的源极及漏极是指源极及漏极端子或连接到相应端子的半导体芯片中的两个区。在垂直MOSFET中，漏极可在芯片表面的顶部处呈称为下源极的配置，或在芯片底部处呈称为下漏极的配置。MOSFET或整流器的正向电压(VF)为当特定量的电流流过装置时装置处的电压测量。其为功率装置中的优值，此是由于其表示当正向驱动装置时归因于欧姆加热的功率损耗(IVF)。MOSFET或整流器的导通电阻(RDSON)为以设定电压正向驱动的装置的电流测量。其为功率装置中的优值，此是由于其表示归因于欧姆加热的功率损耗。MOSFET或整流器的阻断电压(BV)为在装置进入“崩溃”模式之前横跨装置的反向偏压结的最大电压测量。其为功率装置中的优值，此是由于其表示装置的最大操作电压。功率MOSFET或整流器中的场板为靠近p-n结安置的导电元件且当适当地偏压时，其可有效地变更靠近p-n结的电场分布以增加其崩溃电压。场板可为装置表面处的多晶硅结构或在场板沟槽内部。垂直MOSFET或整流器中的场板沟槽具有安置于沟槽内部且由介电材料层从MOSFET沟道屏蔽的例如经掺杂多晶硅的导电元件。其经配置以增加主体区与衬底之间的崩溃电压。附图说明图1描绘体现本专利技术的某些方面的部分完成装置的横截面图。图2描绘体现本专利技术的某些方面的部分完成装置的横截面图。图3及本文档来自技高网...
【技术保护点】
一种装置，其包括：半导体芯片，其具有场板沟槽的重复图案，所述场板沟槽具有安置于所述芯片中的一个以上深度。
【技术特征摘要】
2015.07.30 US PCT/US2015/0427761.一种装置，其包括：半导体芯片，其具有场板沟槽的重复图案，所述场板沟槽具有安置于所述芯片中的一个以上深度。2.根据权利要求1所述的装置，其中所述半导体芯片进一步包括顶表面及经掺杂外延层，其中靠近所述顶表面处的掺杂剂浓度最高且远离所述顶表面处逐渐较轻。3.根据权利要求2所述的装置，其中所述外延层包含各自具有不同掺杂剂浓度的外延层阶层。4.根据权利要求3所述的装置，其中具有所述最深深度的所述场板沟槽部分终止于所述阶层的所述经最轻掺杂外延层中。5.根据权利要求4所述的装置，其中具有较小深度的所述沟槽终止于两个邻近外延层的接口处。6.根据权利要求1所述的装置，其中每一场板沟槽邻近于具有不同深度的场板沟槽。7.根据权利要求1所述的装置，其中具有所述最浅深度的每一场板沟槽邻近于具有相同深度的场板沟槽。8.根据权利要求1所述的装置，其中每一其它场板沟槽为具有所述最浅深度的场板沟槽。9.根据权利要求1所述的装置，其中具有所述最深深度的两个邻近场板沟槽之间的距离长于或等于具有相等但较小深度的两个邻近场板沟槽之间的距离。10.根据权利要求2所述的装置，其中外延层的所述阶层具有相同掺杂极性。11.根据权利要求1所述的装置，其进一...
【专利技术属性】
技术研发人员：顾昀浦，庄乔舜，黄正鑫，
申请(专利权)人：达尔科技股份有限公司，
类型：发明
国别省市：美国;US
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