用于集成封装件的半导体晶圆制造技术

一种示例性半导体晶圆包括具有第一掺杂浓度的底部半导体层、位于底部半导体层上方的中间半导体层和位于中间半导体层上方的顶部半导体层。中间半导体层具有大于第一掺杂浓度的第二掺杂浓度，并且顶部半导体层具有小于第二掺杂浓度的第三掺杂浓度。底部半导体层的横向表面是半导体晶圆的外表面，并且底部半导体层、中间半导体层和顶部半导体层的侧壁基本对齐。本发明专利技术实施例涉及用于集成封装件的半导体晶圆。

【技术实现步骤摘要】

本专利技术实施例涉及用于集成封装件的半导体晶圆。
技术介绍
由于各种电子部件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的持续改进，半导体工业已经经历了指数式增长。很大程度上，集成密度的这种改进源于最小部件尺寸的重复减小(例如，朝向亚20nm节点缩小半导体工艺节点)，这允许更多的部件集成到给定面积中。随着近来对小型化、更高速度和更大带宽以及更低功耗和等待时间的的需求的增长，对于半导体管芯的更小且更具创造性的封装技术的需求也已增长。随着半导体技术的进一步进步，堆叠半导体器件(例如，3D集成电路(3DIC))成为进一步减小半导体器件的物理尺寸的有效替代。在堆叠半导体器件中，在不同的半导体晶圆上制造诸如逻辑器、存储器、处理电路等的有源电路。两个或多个半导体晶圆可以安装在另一个晶圆的顶部上以进一步减小半导体器件的形成因子。可以通过适当的接合技术将两个半导体晶圆接合到一起。通常使用的接合技术包括直接接合、化学激活接合、等离子体激活接合、阳极接合、共熔接合、玻璃浆料接合、粘合接合、热压接合、反应接合等。可以在堆叠半导体晶圆之间设置电连接。堆叠半导体器件可以提供具有更小的形成因子更高的密度并且允许增加的性能和降低功耗。
技术实现思路
根据本专利技术的一个实施例，提供了一种半导体晶圆，包括：底部半导体层，具有第一掺杂浓度，其中，所述底部半导体层的第一横向表面是所述半导体晶圆的外表面；中间半导体层，位于所述底部半导体层上方，其中，所述中间半导体层包括大于所述第一掺杂浓度的第二掺杂浓度；以及顶部半导体层，位于所述中间半导体层上方，其中，所述顶部半导体层包括小于所述第二掺杂浓度的第三掺杂浓度，并且其中，所述底部半导体层、所述中间半导体层和所述顶部半导体层的侧壁对齐。根据本专利技术的另一实施例，还提供了一种用于形成半导体晶圆的方法，包括：提供设置在第二半导体层上方的第一半导体层，其中，所述第一半导体层包括比所述第二半导体层的掺杂浓度更高的掺杂浓度；以及在所述第一半导体层上方外延生长第三半导体层；其中，所述第三半导体层和所述第一半导体层覆盖所述第二半导体层的整个顶面；以及与所述第一半导体层相比，以更低的掺杂浓度来掺杂所述第三半导体层。根据本专利技术的又另一实施例，还提供了一种方法，包括：提供第一半导体晶圆，所述第一半导体晶圆包括：底部半导体层，包括第一掺杂浓度，其中，所述底部半导体层的横向表面是所述第一半导体晶圆的外表面；中间半导体层，包括大于所述第一掺杂浓度的第二掺杂浓度；和顶部半导体层，包括小于所述第二掺杂浓度的第三掺杂浓度；在所述顶部半导体层上方形成电路；在所述电路上方将第二半导体晶圆接合至所述第一半导体晶圆；以及减薄所述第一半导体晶圆，其中，减薄所述第一半导体晶圆包括：去除所述底部半导体层以暴露所述中间半导体层；和使用化学蚀刻剂来蚀刻所述中间半导体层，所述化学蚀刻剂以比蚀刻所述顶部半导体层更快的速率蚀刻所述中间半导体层。附图说明当阅读附图时，根据以下详细的描述来最佳地理解本专利技术的各个方面。注意，根据工业的标准实践，各个部件没有按比例绘制。实际上，为了讨论的清楚，可以任意地增加或减小各个部件的尺寸。图1、图2、图3、图4A和图4B示出了根据一些实施例的制造半导体晶圆的中间阶段的各个示图。图5示出了根据另一实施例的半导体晶圆的截面图。图6、图7、图8、图9A和图9B示出了根据一些实施例的晶圆接合和减薄的截面图。图10示出了根据一些实施例的用于形成半导体晶圆的工艺流程。图11示出了根据一些实施例的晶圆接合和减薄的工艺流程。具体实施方式以下公开提供了许多不同的用于实施本专利技术主题的不同特征的实施例或实例。以下描述部件或配置的具体实例以简化本专利技术。当然，这些仅仅是实例而不用于限制。例如，在以下的描述中，在第二部件上方或之上形成第一部件可以包括第一部件和第二部件被形成为直接接触的实施例，并且也可以包括可以在第一部件和第二部件之间形成附件部件使得第一部件和第二部分不直接接触的实施例。此外，本专利技术可以在各个实例中重复参考标号和/或字母。这些重复是为了简化和清楚，其本身并不表示所讨论的各个实施例和/或结构之间的关系。此外，为了易于描述，可以使用空间相对术语(诸如“在…下方”、“之下”、“下部”、“上方”、“上部”等)以描述图中所示一个元件或部件与另一个元件或部件的关系。除图中所示的定向之外，空间相对术语还包括使用或操作中设备的不同定向。装置可以以其他方式定向(旋转90度或处于其他定向)，本文所使用的空间相对描述可因此进行类似的解释。在具体上下文(即在晶圆与晶圆接合应用中接合两个晶圆)中描述各个实施例。其他实施例可涉及其他应用，诸如多晶圆接合(例如，在器件封装件中两个以上的晶圆被接合到一起)。各个实施例包括半导体晶圆、用于形成半导体晶圆的方法以及用于在晶圆接合应用中包括半导体晶圆的方法。半导体晶圆包括设置在顶部和底部半导体层之间的具有相对较高掺杂浓度的中间半导体层，其中顶部半导体层和底部半导体层的掺杂浓度低于中间半导体层的掺杂浓度。由于中间半导体层的相对较高的掺杂浓度，因此中间半导体层会尤其容易在用于形成集成电路封装件的各个温度工艺(例如，高温工艺)期间受到不期望的掺杂剂扩散(有时称为自动掺杂)。例如，这些工艺可以包括在顶部半导体层上方形成电路(具有电部件和/或互连层)以及将另一封装部件(例如，另一晶圆)接合至半导体晶圆。在各个实施例中，包括底部半导体层以在这些工艺期间减小这种自动掺杂效应。此外，底部半导体层可以包括可以类似于或相同与顶部半导体层和中间半导体层的材料(例如，硅)的半导体材料(例如，硅)。因此，底部半导体层的热特性(例如，发射率)类似于顶部半导体层和中部半导体层，并且底部半导体层可以减小扩散而不显著改变晶圆的其他特性(例如，热影响特性)，诸如翘曲、光叠加对齐、膜沉积速率、膜蚀刻速率等。在对晶圆执行各个工艺之后(例如，在接合其他封装部件之后)，可以应用减薄工艺以减小所得到的器件封装件的总体厚度。减薄工艺可以包括蚀刻工艺来去除中间半导体层的至少一部分。蚀刻工艺可以包括化学蚀刻剂，与顶部半导体层相比该间蚀刻剂对中间半导体层的蚀刻速率更快。例如，可以选择化学蚀刻剂，以与较低掺杂浓度的材料(例如，顶部半导体层)相比蚀刻更高掺杂浓度的材料(例如，中间半导体层)。因此，顶部半导体层可用作蚀刻停止层，并且可以去除底部半导体层和中间半导体层以提供低轮廓(low-profile)器件封装件。因此，示例性半导体晶圆中的各个层在形成器件封装件的中间工艺步骤期间被用作蚀刻目标层(例如，减薄工艺期间)和保护层(例如，以减少掺杂剂扩散)。图1A至图4B示出了根据实施例的形成半导体晶圆100的各个示图。首先参照图1，提供半导体层102。半导体层102例如可以为块状硅衬底。还可以使用诸如多层或梯度衬底的其他衬底。此外，除硅之外或代替硅，其他半导体材料可用于半导体层102，诸如锗(Ge)、化合物半导体(包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟)、合金半导体(包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP)或它们的组合。在一个实施例中，半导体层102例如具有大约700μm至大约800μ本文档来自技高网...

【技术保护点】
一种半导体晶圆，包括：底部半导体层，具有第一掺杂浓度，其中，所述底部半导体层的第一横向表面是所述半导体晶圆的外表面；中间半导体层，位于所述底部半导体层上方，其中，所述中间半导体层包括大于所述第一掺杂浓度的第二掺杂浓度；以及顶部半导体层，位于所述中间半导体层上方，其中，所述顶部半导体层包括小于所述第二掺杂浓度的第三掺杂浓度，并且其中，所述底部半导体层、所述中间半导体层和所述顶部半导体层的侧壁对齐。

【技术特征摘要】
2015.07.28 US 14/811,5341.一种半导体晶圆，包括：底部半导体层，具有第一掺杂浓度，其中，所述底部半导体层的第一横向表面是所述半导体晶圆的外表面；中间半导体层，位于所述底部半导体层上方，其中，所述中间半导体层包括大于所述第一掺杂浓度的第二掺杂浓度；以及顶部半导体层，位于所述中间半导体层上方，其中，所述顶部半导体层包括小于所述第二掺杂浓度的第三掺杂浓度，并且其中，所述底部半导体层、所述中间半导体层和所述顶部半导体层的侧壁对齐。2.根据权利要求1所述的半导体晶圆，其中，根据所述中间半导体层中的掺杂剂的扩散特性选择所述底部半导体层的厚度。3.根据权利要求1所述的半导体晶圆，其中，所述底部半导体层包括梯度的掺杂浓度。4.根据权利要求3所述的半导体晶圆，其中，所述底部半导体层的所述第一横向表面处的掺杂浓度小于所述底部半导体层的与所述底部半导体层的所述第一横向表面相对的第二横向表面处的掺杂浓度。5.根据权利要求1所述的半导体晶圆，其中，所述第二掺杂浓度为1×1018cm-3至1×1020cm-3。6.根据权利要求1所述的半导体晶圆，其中，所述底部半导体层薄于所述中间半导体层。7.根据权利要求1所述的半导体晶圆，其中...

【专利技术属性】
技术研发人员：李正德，喻中一，刘人诚，黄冠杰，杜友伦，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71