电路和低压差稳压器制造技术

本公开涉及电路和低压差稳压器。所述电路可以包括：输出晶体管，所述输出晶体管在包括激活区域的范围上提供输出电流；以及体电流适配器，所述体电流适配器感测所述输出电流并且响应性地控制来自所述输出晶体管的体端子的体电流，在所述输出电流处于所述激活区域内时将所述体电流保持在操作值，并且在所述输出电流处于所述激活区域之外时降低所述体电流。根据本公开的实施例，可以改善输出晶体管性能，提供了改善的电路和LDO稳压器。

【技术实现步骤摘要】

本公开涉及电路，尤其是体电流调节电路，和低压差稳压器。
技术介绍
需要电压调节的电子系统设计者通常采用低压差(“LDO”)稳压器，因为这些稳压器将提供所需的功能组合。例如，甚至当电源电压非常接近于输出电压时，LDO稳压器仍可在宽负载电流范围内提供高性能稳压。因为它们是线性稳压器，所以它们不需要快速开关，因此它们不产生开关噪声。它们相对简单的架构不需要电感器或变压器，从而使得它们能够以相对较小的设备尺寸来实现。但是，人们还是会希望获得更小的尺寸，只要其可在不牺牲稳压器性能或效率的情况下实现即可。
技术实现思路
因此，本文所公开的是用于改善输出晶体管性能的体电流(bulkcurrent)调节技术，在LDO稳压器的背景下，该技术通过(例如)以下方式在不需要较大晶体管以及不牺牲效率的情况下减小压差：减小阈值电压并由此增大泄漏电流。示例性方法实施方案包括：感测由输出晶体管提供的源极-漏极电流；以及响应于所述源极-漏极电流而控制来自输出晶体管的体端子的体电流。所述控制包括：在源极-漏极电流处于激活(active)范围内时将体电流保持在操作值上；并且在源极-漏极电流位于激活范围之外时将体电流降低到所述操作值以下。根据本公开一个方面，提供了一种电路，包括：输出晶体管，所述输出晶体管在包括激活区域的范围上提供输出电流；以及体电流适配器，所述体电流适配器感测所述输出电流并且响应性地控制来自所述输出晶体管的体端子的体电流，在所述输出电流处于所述激活区域内时将所述体电流保持在操作值，并且在所述输出电流处于所述激活区域之外时降低所述体电流。在一个实施例中，所述体电流适配器通过具有耦接到所述输出晶体管的栅极的栅极的感测晶体管来感测所述输出电流。在一个实施例中，所述输出晶体管和所述感测晶体管为各自具有耦接到电源电压的源极的PMOS晶体管，并且其中所述体电流适配器用耦接在所述体端子和地之间的泄露晶体管来控制所述体电流。在一个实施例中，所述输出晶体管和所述感测晶体管为各自具有耦接到地的源极的NMOS晶体管，并且其中所述体电流适配器用耦接在所述体端子和电源电压之间的泄露晶体管来控制所述体电流。在一个实施例中，在所述输出电流处于待机区域中时，所述体电流适配器将所述体电流保持在静态值上。在一个实施例中，在所述输出电流处于所述待机区域和所述激活区域之间的中间区域中时，所述体电流适配器将所述体电流保持在预定中间值。根据本公开另一方面，提供了一种低压差(LDO)稳压器，包括：耦接在电源电压和输出端子之间的输出晶体管，所述输出晶体管具有栅极和体端子；差分放大器，所述差分放大器向所述输出晶体管的栅极提供经放大的在基准电压与反馈电压之间的差作为栅极信号；感测晶体管，所述感测晶体管具有耦接到所述输出晶体管的所述栅极的栅极，并提供表示所述输出晶体管的输出电流的漏极电流；以及泄露晶体管，所述泄露晶体管基于所述漏极电流控制来自所述输出晶体管的所述体端子的体电流。在一个实施例中，所述LDO稳压器还包括体电流适配器，所述体电流适配器耦接在所述感测晶体管和所述泄露晶体管之间，并操作来：在所述输出晶体管在激活范围内工作时将所述体电流保持在升高的值上，以及在所述输出晶体管在待机范围内工作时减小所述体电流。在一个实施例中，所述体电流适配器将所述体电流实现为在用于所述待机范围的静态值和用于所述激活范围的所述升高值之间的平滑单调函数。在一个实施例中，所述输出晶体管和所述感测晶体管为PMOS。根据本公开的实施例，可以改善输出晶体管性能，提供了改善的电路和LDO稳压器。附图说明在附图中：图1为LDO稳压器的示例性应用示意图。图2示出了用于改善输出晶体管性能的示例性体电流调节回路。图3为具有降低压差的LDO稳压器的示例性输出级的内部示意图。图4为示例性体电流适配功能的曲线图。图5为示例性体电流调节方法的流程图。应当理解，附图和对应的详细描述不限制本公开，相反，它们提供了用于理解落入所附权利要求范围内的所有修改形式、等价形式和替代形式的基础。具体实施方式往往要求设备(例如，LDO稳压器)的输出晶体管以最低电压降提供大量电流。设备规格可能相应地要求晶体管尺寸过大，和/或晶体管伴有过低的阈值电流。为了放宽这些限制，本公开优选地以在低输出电流下保持设备效率的自适应方式修改设备的体电流。为了提供举例说明的背景，图1示出了LDO稳压器应用示意图。LDO稳压器设备102的示例性输出级被示为具有六个引脚，包括电源电压引脚Vc和接地引脚GND。输入引脚IN接受来自电压基准(例如，齐纳二极管)的基准电压信号，并且任选的反馈引脚FB接受反馈信号，可以将该反馈信号与基准电压信号进行比较，以调节在输出引脚OUT上提供的输出电压信号。任选的偏置电流引脚Ibias接受偏置电流信号，设计者可采用该偏置电流信号优化功率效率和稳压器对扰动的响应度之间的折衷。应用示意图示出了耦接在地和电源电压引脚Vc之间的电源Vsupply。电压基准也耦接在地和电源电压之间以向输入引脚IN提供基准电压信号。电流源耦接到Ibias引脚。在输出侧上，输出电容器Cout耦接在地和输出引脚OUT之间，并且(可变)负载电阻Rload与输出电容器Cout并联耦接。两个电阻器R1、R2串联耦接在地和输出引脚OUT之间以形成分压器。分压器的中间节点耦接到反馈引脚FB。利用该图作为背景，转到图2，图2图示了出具有集成的体电流调节回路以改善输出晶体管性能的基础LDO稳压器。(虽然图2的实施方案缺少任选的反馈和偏置电流引脚，但它们包括在图3的实施方案中。)具有p型沟道的金属氧化物半导体(“MOS”)晶体管(“PMOS”)耦接在电源电压引脚Vc和输出引脚OUT之间以充当输出晶体管Mout。由输出晶体管提供的输出电流为输出晶体管的源极-漏极电流。输出晶体管的栅极耦接到输入引脚IN。为了提高设备的响应度，电流吸收器从输出节点汲取偏置电流Ibias。MOS晶体管基本上为四端子设备，其具有源极端子、漏极端子、栅极端子和体端子。虽然体端子通常短路到源极端子，但这不是必须的。相反，体端子可被单独驱动以修改晶体管的阈值电压。在图2的稳压器中，输出晶体管的体节点耦接到节点Vbulk。n沟道泄露晶体管Mleak耦接在地和本体节点(bulknode)Vbulk之间，从而控制体电流Ibulk的流动以保持所需本体节点电压。为了调节体电流Ibulk(并且从而控制输出晶体管的本体节点和体端子的电压)，图2的稳压器采用感测晶体管Ms和体电流适配器块。感测晶体管Ms为PMOS，如输出晶体管，其具有耦接到电源电压引脚Vc的源极端子和耦接到输出晶体管Mout的栅极的栅极。图示适配器块串联耦接在感测晶体管的漏极端子和泄露晶体管Mleak的栅极端子之间。适配器块是任选的，并且其用于使泄露晶体管的栅极电压成为感测晶体管的漏极电压的非线性函数，如下文参考图4进一步所述。(可在需要线性函数的情况下使用短路或分压器。)在图2的实施方案中，输入电压的提高降低了输出晶体管和感测晶体管的电导率，从而降低提供给输出引脚的电流。还降低了泄露晶体管的栅极电压，从而升高本体节点电压并且进一步降低输出晶体管的电导率，从而使设备的电流汲取能够在需要低输出电流的条件下最小化。相反，输入电压的降低提高了感测和本文档来自技高网...

【技术保护点】
一种电路，其特征在于，包括：输出晶体管，所述输出晶体管在包括激活区域的范围上提供输出电流；以及体电流适配器，所述体电流适配器感测所述输出电流并且响应性地控制来自所述输出晶体管的体端子的体电流，在所述输出电流处于所述激活区域内时将所述体电流保持在操作值，并且在所述输出电流处于所述激活区域之外时降低所述体电流。

【技术特征摘要】
2015.08.24 US 14/833,2291.一种电路，其特征在于，包括：输出晶体管，所述输出晶体管在包括激活区域的范围上提供输出电流；以及体电流适配器，所述体电流适配器感测所述输出电流并且响应性地控制来自所述输出晶体管的体端子的体电流，在所述输出电流处于所述激活区域内时将所述体电流保持在操作值，并且在所述输出电流处于所述激活区域之外时降低所述体电流。2.根据权利要求1所述的电路，其特征在于，其中所述体电流适配器通过具有耦接到所述输出晶体管的栅极的栅极的感测晶体管来感测所述输出电流。3.根据权利要求2所述的电路，其特征在于，其中所述输出晶体管和所述感测晶体管为各自具有耦接到电源电压的源极的PMOS晶体管，并且其中所述体电流适配器用耦接在所述体端子和地之间的泄露晶体管来控制所述体电流。4.根据权利要求2所述的电路，其特征在于，其中所述输出晶体管和所述感测晶体管为各自具有耦接到地的源极的NMOS晶体管，并且其中所述体电流适配器用耦接在所述体端子和电源电压之间的泄露晶体管来控制所述体电流。5.根据权利要求1所述的电路，其特征在于，其中在所述输出电流处于待机区域中时，所述体电流适配器将所述体电流保持在静态值上。6.根据权利要求...

【专利技术属性】
技术研发人员：P·卡丹卡，
申请(专利权)人：半导体元件工业有限责任公司，
类型：新型
国别省市：美国;US