一种基于现场可编程门阵列芯片的工艺映射方法技术

本发明专利技术实施例提供了一种基于现场可编程门阵列芯片的工艺映射方法，该方法包括：根据信号的行为特征，获取结构化的门级网表，该门级网表包括第一功能单元和组合逻辑单元；然后对门级网表中的第一功能单元进行识别，获取第一功能单元的延时表，延时表用于记录输入信号从第一功能单元的输入端传输到相应输出端所用的时间；之后将组合逻辑单元进行查找表映射，并与第一功能单元构成映射网表；最后根据第一功能单元的延时表，计算映射网表中的路径信息。

Process mapping method based on field programmable gate array chip

The embodiment of the invention provides a process mapping method based on field programmable gate array chip, the method comprises: according to the behavior characteristics of the signal acquisition, structured netlist, the netlist includes a first functional unit and a combinational logic unit; then the gate netlist of the first functional unit are identified. To obtain the first functional unit delay delay table table, used to record the input signal from the input end of the first transmission function unit corresponding to the output end of the time; after the combinational logic unit of look-up table mapping, and the first function elements mapped netlist; finally according to the first functional unit delay table, calculate the path information in the table mapping network.

【技术实现步骤摘要】

本专利技术涉及集成电路
，尤其涉及一种基于现场可编程门阵列芯片的工艺映射方法。
技术介绍
现场可编程门阵列(Field－ProgrammableGateArray，FPGA)芯片是一种具有丰富硬件资源、强大并行处理能力和灵活可重配置能力的逻辑器件。这些特征使得FPGA在数据处理、通信、网络等很多领域得到了越来越多的广泛应用。现有技术中，FPGA芯片的工艺映射是将纯组合逻辑单元(如与、或、非逻辑单元等)映射到查找表上(英文：Look-UpTable，LUT)，如图1所示。但随着FPGA芯片的不断发展，越来越多的特殊功能单元(如存储器、DSP等)出现在FPGA芯片中，然而，现有技术中FPGA芯片的工艺映射只能处理基于标准单元库的纯组合逻辑，并将其映射到查找表LUT上。对于FPGA芯片中含有特殊功能单元的网表，如图2A所示，映射前只能将该特殊功能单元从网表中暂时切除，将纯组合逻辑单元映射为相应查找表LUT，并将该单元的输入映射到整个网表的输出，以及将该单元的输出映射到整个网表的输入，如图2B所示，对于计算此时的通过特殊功能单元的信号A的路径关键路径可能为通过LUT1和LUT4的路线。最后将特殊功能单元添加回网表后，如图2C所示，此时可知图2B中所示的路线并不是通过特殊功能单元的信号A的路径关键路径。由此可知，在工艺映射过程中，需要FPGA芯片能够正确分析含有此类特殊功能单元的网表，是亟待解决的问题。
技术实现思路
为了实现上述目的，本申请提供了一种基于现场可编程门阵列芯片的工艺映射方法。该方法包括：根据信号的行为特征，获取结构化的门级网表，门级网表可以包括第一功能单元和组合逻辑单元，也可以只包括第一功能单元或标准单元库中的组合逻辑单元。对门级网表中的第一功能单元进行识别，获取第一功能单元的延时表，延时表用于记录输入信号从第一功能单元的输入端传输到相应输出端所用的时间。将组合逻辑单元进行查找表映射，并与第一功能单元构成映射网表。根据第一功能单元的延时表，计算映射网表中的路径信息。在一种可能的实现中，对第一功能单元进行识别，获取第一功能单元的延时表，具体为：对门级网表中的第一功能单元进行识别，并保持第一功能单元在门级网表的传输信息和结构信息不变，获取第一功能单元的延时表。在一种可能的实现中，将所述组合逻辑单元进行查找表映射，具体为：将门级网表中的组合逻辑单元进行一对一映射为对应查找表，或者将门级网表中的组合逻辑单元进行组合映射为对应查找表，以实现在不改变门级网表的功能性不变的前提下，降低复杂程度，对门级网表进行优化。在一种可能的实现中，路径信息包括映射网表中输入信号通过至少一条路径产生的时间和相应逻辑延时等级。在一种可能的实现中，关键路径是门级网表的所有路径中延时最大的路径，其中，关键路径用逻辑延时等级来衡量，逻辑延时等级用于计算路径上查找表和功能单元的个数。本专利技术实施例提供了一种基于现场可编程门阵列芯片的工艺映射方法，该方法包括：根据信号的行为特征，获取结构化的门级网表，该门级网表包括第一功能单元和组合逻辑单元；然后对门级网表中的第一功能单元进行识别，获取第一功能单元的延时表，延时表用于记录输入信号从第一功能单元的输入端传输到相应输出端所用的时间；之后将组合逻辑单元进行查找表映射，并与第一功能单元构成映射网表；最后根据第一功能单元的延时表，计算映射网表中的路径信息。附图说明为了更清楚地说明本专利技术实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。图1为现有技术中一种FPGA芯片的结构示意图；图2A为图1映射后的另一种FPGA芯片的结构示意图；图2B为图1映射后的再一种FPGA芯片的结构示意图；图2C为图1映射后的再一种FPGA芯片的结构示意图；图3为本专利技术实施例提供的基于FPGA芯片工艺映射的方法流程图；图4A为本专利技术实施例提供的一种FPGA芯片的结构示意图图4B为图4A映射后的另一种FPGA芯片的结构示意图具体实施方式下面通过附图和实施例，对本专利技术的技术方案做进一步的详细描述。本专利技术下述实施例中的方法是基于FPGA芯片实现的。FPGA芯片可以包括至少一个标准单元库中的单纯组合逻辑单元和至少一个特殊功能单元(第一功能单元)。下面以FPGA芯片含有一个特殊功能单元为例，对本专利技术提供的基于FPGA芯片的工艺映射方法进行详细说明，以获取通过特殊功能单元的时序路径信息。图3为本专利技术实施例提供的基于FPGA芯片工艺映射的方法流程图。如图3所示，该方法可以包括：步骤310、根据信号的行为特征，获取结构化的门级网表，门级网表包括第一功能单元和组合逻辑单元。组合逻辑单元是指标准单元库中的与、或、非逻辑等单元。第一功能单元是具有特殊功能的单元，如储存器，DSP等单元。FPGA芯片根据信号的行为特征，获取结构化的相应单元，从而构建结构化的门级网表。其中，信号的行为特征可以包括信号进行相与、相或，取非等特征。门级网表可以包括第一功能单元和标准单元库中的组合逻辑单元，也可以只包括第一功能单元或标准单元库中的组合逻辑单元。步骤320、对门级网表中的第一功能单元进行识别，获取第一功能单元的延时表，延时表用于记录输入信号从第一功能单元的输入端传输到相应输出端所用的时间。FPGA芯片获取到门级网表后，对门级网表中的第一功能单元进行识别，并保持该第一功能单元在门级网表中的传输信息和结构信息不变，即第一功能单元的内部的结构不变，与第一功能单元的输入输出端口在映射前后保持逻辑等价，识别出该第一功能单元对应的物理层上的硬件器件，或逻辑层上的宏模块，获取该第一功能单元的延时表。其中，延时表用于记录第一功能单元的输入信号从的输入端传输到相应输出端所用的时间。在一个例子中，FPGA芯片对门级网表中的第一功能单元进行识别，且保持该在门级网表中的位置不动，当FPGA芯片识别出第一功能单元对应的硬件器件是加法器时，获取该加法器的延时表，延时表的信息可以如表1所示：表1输入\\输出COSA1100200B1200200CI100—表1中，A1与B1表示加法器的加数输入端，CI表示加法器的进位输入端，CO表示加法器的进位输出端，S表示加法器的和输出端。A1与CO对应的“100”表示输入A1到CO的路径延时为100ns，“-”表示CI到S的路径是非组合路径，其中表内数据的单位可以为ns。步骤330、将组合逻辑单元进行查找表映射，并与第一功能单元构成映射网表。FPGA芯片将门级网表中的标准单元库的组合逻辑单元进行一对一映射为对应查找表，以保持门级网表的功能性不变，或者将门级网表中的标准单元库的组合逻辑单元进行组合映射为对应查找表，以实现在不改变门级网表的功能性不变的前提下，降低复杂程度，对门级网表进行优化。如图4A所示的门级网表中包括3个与门、一个或门和一个加法功能单元，第一与门401的输入端分别接收输入信号A、B和C，输出端连接至第二与门402的第一输入端，第二与门402的第二输入端接收输入线号D。加法功能单元405的第一加数输入端A1连接至第二与门402的输出端，第二加数输入端B1接收输入信号本文档来自技高网...

【技术保护点】
一种基于现场可编程门阵列芯片的工艺映射方法，其特征在于，所述方法包括：根据信号的行为特征，获取结构化的门级网表，所述门级网表包括第一功能单元和组合逻辑单元；对所述门级网表中的所述第一功能单元进行识别，获取所述第一功能单元的延时表，所述延时表用于记录输入信号从所述第一功能单元的输入端传输到相应输出端所用的时间；将所述组合逻辑单元进行查找表映射，并与所述第一功能单元构成映射网表；根据所述第一功能单元的延时表，计算所述映射网表中的路径信息。

【技术特征摘要】
1.一种基于现场可编程门阵列芯片的工艺映射方法，其特征在于，所述方法包括：根据信号的行为特征，获取结构化的门级网表，所述门级网表包括第一功能单元和组合逻辑单元；对所述门级网表中的所述第一功能单元进行识别，获取所述第一功能单元的延时表，所述延时表用于记录输入信号从所述第一功能单元的输入端传输到相应输出端所用的时间；将所述组合逻辑单元进行查找表映射，并与所述第一功能单元构成映射网表；根据所述第一功能单元的延时表，计算所述映射网表中的路径信息。2.根据权利要求1所述的方法，其特征在于，所述对所述第一功能单元进行识别，获取所述第一功能单元的延时表，具体为：对所述门级网表中的所述第一功能单元进行识别，并保持所...

【专利技术属性】
技术研发人员：耿嘉，樊平，
申请(专利权)人：北京深维科技有限公司，
类型：发明
国别省市：北京;11