基于10位从机地址的I2C总线验证的方法及系统技术方案

本发明专利技术公开了一种基于10位从机地址的I2C总线验证的方法，包括：测试激励层将测试激励输入到主机模型的输入端口；主机模型根据测试激励创建读写过程任务到待测I2C总线接口；待测I2C总线接口通过SDA线向从机模型发送读写过程任务；从机模型响应读写过程任务，测试激励层判断从机模型响应结果是否正确，若正确则待测I2C总线接口验证通过；该验证模型结构简单验证方法简练，兼容性好适用于不同内核总线，符合I2C协议能够准确验证I2C总线读写的有效性及边界性等功能点；本发明专利技术还公开了一种基于10位从机地址的I2C总线验证的系统，具有上述有益效果。

【技术实现步骤摘要】

本专利技术涉及总线接口
，特别涉及一种基于10位从机地址的I2C总线验证的方法及系统。
技术介绍
I2C总线是一种两线式串行总线，用于连接微控制器与外围设备，主机Master初始化数据的传输并产生允许传输的时钟信号，任何被寻址的器件为从机Slave。标准情况下寻址7位从机地址，随着系统规模的增大有10位地址的需求，但是现有技术中I2C总线验证模型往往不支持10位地址的从机，且适用范围较窄。因此，如何对基于10位从机地址的I2C总线验证，是本领域技术人员需要解决的技术问题。
技术实现思路
本专利技术的目的是提供一种基于10位从机地址的I2C总线验证的方法及系统，该验证模型结构简单验证方法简练，兼容性好适用于不同内核总线，符合I2C协议能够准确验证I2C总线读写的有效性及边界性等功能点。为解决上述技术问题，本专利技术提供一种基于10位从机地址的I2C总线验证的方法，包括：测试激励层将测试激励输入到主机模型的输入端口；其中，所述测试激励包括写入待测I2C总线接口的10位从机地址，寄存器地址，数据信息；所述主机模型根据所述测试激励创建读写过程任务到所述待测I2C总线接口；所述待测I2C总线接口通过SDA线向从机模型发送所述读写过程任务；所述从机模型响应所述读写过程任务，并向所述待测I2C总线接口的SDA线向主机模型发送返回数据信息；所述主机模型将所述返回数据信息通过输出端口发送给所述测试激励层；所述测试激励层判断所述返回数据信息与所述数据信息是否一致，若一致，则所述待测I2C总线接口验证成功；若不一致，则所述待测I2C总线接口验证失败。其中，测试激励层将测试激励输入到主机模型的输入端口之前，还包括：所述主机模型根据所述待测I2C总线接口的内核端协议信息，创建端口及读写过程，并初始化端口。其中，测试激励层将测试激励输入到主机模型的输入端口之前，还包括：所述从机模型根据所述待测I2C总线接口的I2C协议构成状态机。其中，所述主机模型根据所述测试激励创建读写过程任务到所述待测I2C总线接口，包括：根据所述待测I2C总线接口支持的10位从机地址协议，在产生写开始信号后按照顺序依次写入带有写标记的前8位地址、写入后8位地址、写入寄存器地址、写入数据信息，产生写停止信号；产生重读开始信号，写入带有读标记的前8位地址，当读到返回数据信息时，产生读停止信号。其中，所述从机模型响应所述读写过程任务，并向所述待测I2C总线接口的SDA线向主机模型发送返回数据信息，包括：接收SDA线上的前8位地址slave_addr1，判断slave_addr1[2:1]与slave_addr[9:8]是否一致；若不一致，则从机不匹配；若一致，则判断slave_addr1中的第8位；当第8位为写时，接收SDA线上的后8位地址slave_addr2，判断slave_addr2[7:0]与slave_addr[7:0]是否一致；若不一致，则从机不匹配；若一致，则接收SDA线上的寄存器地址，数据信息，并将数据信息存储到寄存器地址对应的寄存器中；当第8位为读时，接收SDA线上的寄存器地址，并将寄存器地址对应的寄存器中的数据信息传输到SDA线上作为返回数据信息发送到主机模型。本专利技术还提供一种基于10位从机地址的I2C总线验证的系统，包括：待测I2C总线接口，与所述待测I2C总线接口的内核端相连的主机模型，与所述待测I2C总线接口的SCL、SDA两条线相连的从机模型，测试激励层；其中，所述测试激励层，用于将测试激励输入到所述主机模型的输入端口；其中，所述测试激励包括写入待测I2C总线接口的10位从机地址，寄存器地址，数据信息；判断所述返回数据信息与所述数据信息是否一致，若一致，则所述待测I2C总线接口验证成功；若不一致，则所述待测I2C总线接口验证失败；所述主机模型，用于根据所述测试激励创建读写过程任务到所述待测I2C总线接口；将所述返回数据信息通过输出端口发送给所述测试激励层；所述待测I2C总线接口，用于通过SDA线向从机模型发送所述读写过程任务；所述从机模型，用于响应所述读写过程任务，并向所述待测I2C总线接口的SDA线向主机模型发送返回数据信息。其中，所述主机模型还用于根据所述待测I2C总线接口的内核端协议信息，创建端口及读写过程，并初始化端口。其中，所述从机模型还用于根据所述待测I2C总线接口的I2C协议构成状态机。其中，所述主机模型，包括：主机写过程单元，用于根据所述待测I2C总线接口支持的10位从机地址协议，在产生写开始信号后按照顺序依次写入带有写标记的前8位地址、写入后8位地址、写入寄存器地址、写入数据信息，产生写停止信号；主机读过程单元，用于产生重读开始信号，写入带有读标记的前8位地址，当读到返回数据信息时，产生读停止信号。其中，所述从机模型，包括：第一判断单元，用于接收SDA线上的前8位地址slave_addr1，判断slave_addr1[2:1]与slave_addr[9:8]是否一致；第二判断单元，用于slave_addr1[2:1]与slave_addr[9:8]一致，则判断slave_addr1中的第8位；从机写过程单元，用于当第8位为写时，接收SDA线上的后8位地址slave_addr2，判断slave_addr2[7:0]与slave_addr[7:0]是否一致；若不一致，则从机不匹配；若一致，则接收SDA线上的寄存器地址，数据信息，并将数据信息存储到寄存器地址对应的寄存器中；从机读过程单元，用于当第8位为读时，接收SDA线上的寄存器地址，并将寄存器地址对应的寄存器中的数据信息传输到SDA线上作为返回数据信息发送到主机模型。本专利技术所提供的基于10位从机地址的I2C总线验证的方法，该验证模型结构简单验证方法简练，兼容性好适用于不同内核总线，符合I2C协议能够准确验证I2C总线读写的有效性及边界性等功能点；本专利技术还提供了一种基于10位从机地址的I2C总线验证的系统，具有上述有益效果，在此不再赘述。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。图1为本专利技术实施例所提供的基于10位从机地址的I2C总线验证的系统的结构示意图；图2为本专利技术实施例所提供的基于10位从机地址的I2C总线验证的方法的流程图。具体实施方式本专利技术的核心是提供一种基于10位从机地址的I2C总线验证的方法及系统，该验证模型结构简单验证方法简练，兼容性好适用于不同内核总线，符合I2C协议能够准确验证I2C总线读写的有效性及边界性等功能点。为使本专利技术实施例的目的、技术方案和优点更加清楚，下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。请参考图1，图1为本专利技术实施例所提供的基于10位从机地址的I2C总线验证的系统的结构示意图；该系统可以包括：待测I2C本文档来自技高网...

【技术保护点】
一种基于10位从机地址的I2C总线验证的方法，其特征在于，包括：测试激励层将测试激励输入到主机模型的输入端口；其中，所述测试激励包括写入待测I2C总线接口的10位从机地址，寄存器地址，数据信息；所述主机模型根据所述测试激励创建读写过程任务到所述待测I2C总线接口；所述待测I2C总线接口通过SDA线向从机模型发送所述读写过程任务；所述从机模型响应所述读写过程任务，并向所述待测I2C总线接口的SDA线向主机模型发送返回数据信息；所述主机模型将所述返回数据信息通过输出端口发送给所述测试激励层；所述测试激励层判断所述返回数据信息与所述数据信息是否一致，若一致，则所述待测I2C总线接口验证成功；若不一致，则所述待测I2C总线接口验证失败。

【技术特征摘要】
1.一种基于10位从机地址的I2C总线验证的方法，其特征在于，包括：测试激励层将测试激励输入到主机模型的输入端口；其中，所述测试激励包括写入待测I2C总线接口的10位从机地址，寄存器地址，数据信息；所述主机模型根据所述测试激励创建读写过程任务到所述待测I2C总线接口；所述待测I2C总线接口通过SDA线向从机模型发送所述读写过程任务；所述从机模型响应所述读写过程任务，并向所述待测I2C总线接口的SDA线向主机模型发送返回数据信息；所述主机模型将所述返回数据信息通过输出端口发送给所述测试激励层；所述测试激励层判断所述返回数据信息与所述数据信息是否一致，若一致，则所述待测I2C总线接口验证成功；若不一致，则所述待测I2C总线接口验证失败。2.根据权利要求1所述的方法，其特征在于，测试激励层将测试激励输入到主机模型的输入端口之前，还包括：所述主机模型根据所述待测I2C总线接口的内核端协议信息，创建端口及读写过程，并初始化端口。3.根据权利要求2所述的方法，其特征在于，测试激励层将测试激励输入到主机模型的输入端口之前，还包括：所述从机模型根据所述待测I2C总线接口的I2C协议构成状态机。4.根据权利要求3所述的方法，其特征在于，所述主机模型根据所述测试激励创建读写过程任务到所述待测I2C总线接口，包括：根据所述待测I2C总线接口支持的10位从机地址协议，在产生写开始信号后按照顺序依次写入带有写标记的前8位地址、写入后8位地址、写入寄存器地址、写入数据信息，产生写停止信号；产生重读开始信号，写入带有读标记的前8位地址，当读到返回数据信息时，产生读停止信号。5.根据权利要求4所述的方法，其特征在于，所述从机模型响应所述读写过程任务，并向所述待测I2C总线接口的SDA线向主机模型发送返回数据信息，包括：接收SDA线上的前8位地址slave_addr1，判断slave_addr1[2:1]与slave_addr[9:8]是否一致；若不一致，则从机不匹配；若一致，则判断slave_addr1中的第8位；当第8位为写时，接收SDA线上的后8位地址slave_addr2，判断slave_addr2[7:0]与slave_addr[7:0]是否一致；若不一致，则从机不匹配；若一致，则接收SDA线上的寄存器地址，数据信息，并将数据信息存储到寄存器地址对应的寄存器中；当第8位为读时，接收SDA线上的寄存器地址，并将寄存器地址对应的寄存器中的数据信息传输到SDA线上作为返回数据信息发送到主机模型。6.一种基于10位从机地址的I2...

【专利技术属性】
技术研发人员：王硕，唐涛，石广，刘海林，
申请(专利权)人：浪潮北京电子信息产业有限公司，
类型：发明
国别省市：北京;11