半导体装置以及包含该半导体装置的电子设备制造方法及图纸

本发明专利技术实施例提供一种半导体装置以及包含该半导体装置的电子设备，该半导体装置包括：P型基板；第一N型层，形成于所述P型基板的区域内；其中，在所述第一N型层的上表面形成有电极垫，所述电极垫与所述第一N型层和输入电压电连接。通过本实施例的半导体装置，扩大了ISO-TUB之间的寄生Di的面积，提升了ESD的耐受程度。

【技术实现步骤摘要】

本专利技术涉及半导体领域，尤其涉及一种半导体装置以及包含该半导体装置的电子设备。
技术介绍
半导体装置被广泛应用于电子设备中。在图1所示的电路中，当在Vcc(电源)上施加负的静电时，电流从ISO(绝缘)通过TUB(高电压)流到Vcc端子，在ISO和TUB之间形成有寄生二极管(Di)。图2是对应图1所示的电路的半导体装置的结构示意图，如图2所述，在这种构造下，在ISO和TUB之间产生的寄生Di中，由于PN结的面积较小，使得静电释放的速度变慢，降低了ESD(electrostaticdischarge，静电放电)的耐受程度和半导体装置的可靠性。应该注意，上面对技术背景的介绍只是为了方便对本专利技术的技术方案进行清楚、完整的说明，并方便本领域技术人员的理解而阐述的。不能仅仅因为这些方案在本专利技术的
技术介绍
部分进行了阐述而认为上述技术方案为本领域技术人员所公知。
技术实现思路
为了解决
技术介绍
指出的缺陷，本专利技术实施例提供一种半导体装置及包含该半导体装置的电子设备，以提高半导体装置的ESD耐受程度。根据本专利技术实施例的第一方面，提供一种半导体装置，其中，所述半导体装置包括：P型基板；第一N型层，形成于所述P型基板的区域内；其中，在所述第一N型层的上表面形成有电极垫，所述电极垫与所述第一N型层和输入电压电连接。根据本专利技术实施例的第二方面，提供一种如第一方面所述的半导体装置，其中，所述半导体装置还包括：第二N型层，形成于所述P型基板的区域内。根据本专利技术实施例的第三方面，提供一种如第二方面所述的半导体装置，其中，所述第一N型层和所述第二N型层在所述P型基板的区域内连通。根据本专利技术实施例的第四方面，提供一种如第二方面所述的半导体装置，其中，所述第一N型层和所述第二N型层在所示P型基板的区域内不连通。根据本专利技术实施例的第五方面，提供一种如第二方面所述的半导体装置，其中，在所述第二N型层的上表面形成有静电释放(ESD)保护用元件。根据本专利技术实施例的第六方面，提供一种如第五方面所述的半导体装置，其中，所述静电释放(ESD)保护用元件为齐纳二极管。根据本专利技术实施例的第七方面，提供一种电子设备，其包括如本专利技术实施例第一方面至第六方面任一方面所述的半导体装置。本专利技术的有益效果在于：通过本实施例的半导体装置，扩大了ISO-TUB之间的寄生Di的面积，提升了ESD的耐受程度。参照后文的说明和附图，详细公开了本专利技术的特定实施方式，指明了本专利技术的原理可以被采用的方式。应该理解，本专利技术的实施方式在范围上并不因而受到限制。在所附权利要求的精神和条款的范围内，本专利技术的实施方式包括许多改变、修改和等同。针对一种实施方式描述和/或示出的特征可以以相同或类似的方式在一个或更多个其它实施方式中使用，与其它实施方式中的特征相组合，或替代其它实施方式中的特征。应该强调，术语“包括/包含”在本文使用时指特征、整件、步骤或组件的存在，但并不排除一个或更多个其它特征、整件、步骤或组件的存在或附加。附图说明所包括的附图用来提供对本专利技术实施例的进一步的理解，其构成了说明书的一部分，用于例示本专利技术的实施方式，并与文字描述一起来阐释本专利技术的原理。显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。在附图中：图1是一个控制电路的电路图；图2是对应图1所示的电路图的现有技术的半导体装置的结构示意图；图3是对应图1所示的电路图的根据本专利技术实施例的一个实施方式的半导体装置的结构示意图；图4是对应图1所示的电路图的根据本专利技术实施例的另一个实施方式的半导体装置的结构示意图。具体实施方式参照附图，通过下面的说明书，本专利技术的前述以及其它特征将变得明显。在说明书和附图中，具体公开了本专利技术的特定实施方式，其表明了其中可以采用本专利技术的原则的部分实施方式，应了解的是，本专利技术不限于所描述的实施方式，相反，本专利技术包括落入所附权利要求的范围内的全部修改、变型以及等同物。实施例1本专利技术实施例提供了一种半导体装置，该半导体装置包括P型基板和第一N型层，该第一N型层形成于该P型基板的区域内，并且，在该第一N型层的上表面形成有电极垫，该电极垫与该第一N型层和输入电压电连接。由此结构，扩大了ISO和TUB之间的寄生Di的面积，提升了ESD的耐受程度。在本实施例中，该半导体装置还可以包括形成于上述P型基板的区域内的第二N型层，在该第二N型层内，还可以形成P型层，以进行必要的电路连接，具体可以参考现有技术。在本实施例的一个实施方式中，上述第一N型层和上述第二N型层可以在上述P型基板的区域内连通。也就是说，将现有技术的形成于P型基板的区域内的N型层(第二N型层，详见图2)向外展开(延伸)，形成第一N型层，该第一N型层和该第二N型层连通为一个N型层，电极垫VccPAD形成于该第一N型层的上表面，由此增加了ISO与TUB之间的寄生Di的面积，提升了ESD的耐受程度。图3是本实施方式的半导体装置的结构示意图。如图3所示，该半导体装置300包括P型基板301和N型层302。如图3所示，该N型层302形成于该P型基板301的区域内，在该N型层302的上表面形成有电极垫VccPAD，该电极垫VccPAD与该N型层302和输入电压(图3中未示出)电连接。其中，该N型层302是由原来的N型层(图2所示的N型层)和延伸后的N型层(第一N型层)连通形成的。由此结构，在ISO和TUB之间的寄生Di中，由于PN结的面积增大，因此ISO和TUB之间的VF(顺方向电压下降)变小，电流在低VF中流动，由此，较低静电产生的电压中，电流也流向这部分，提高了该半导体装置的ESD耐受程度。在本实施例的另一个实施方式中，上述第一N型层和上述第二N型层在上述P型基板的区域内不连通。也就是说，在P型基板的区域内形成两个N型层，第一N型层和第二N型层，第二N型层的结构可以与现有技术(如图2所示)相同，第一N型层具备本实施例的结构，也即，在第一N型层上形成上述电极垫VccPAD，由此同样增加了ISO与TUB之间的寄生Di的面积，提升了ESD的耐受程度。图4是本实施方式的半导体装置的结构示意图。如图4所示，该半导体装置400包括P型基板401、第一N型层402和第二N型层403。在本实施方式中，第一N型层402和第二N型层403都形成在该P型基板401的区域内，并且，在该第一N型层402的上表面形成上述电极垫VccPAD，该电极垫VccPAD连接该第一N型层402和输入电压。由此结构，同样扩大了ISO与TUB之间的寄生Di的面积，提升了ESD的耐受程度。在本实施例中，在上述第二N型层403上还可以形成静电释放(ESD)保护用元件，并且，该ESD保护用元件可以是齐纳二极管。由此结构，通过将ESD保护用元件(对应图1的ZD1)和电极垫VccPAD形成于相同的岛部(第一N型层和第二N型层)，扩大了ISO与TUB之间的寄生Di的面积，提升了ESD的耐受程度。根据本专利技术实施例的半导体装置，扩大了ISO与TUB之间的寄生Di的面积，提升了ESD的耐受程度。实施例2本专利技术实施例还提供一种电子设备，该电子设备包括实施例1所述的半导体装置。由于在实施例1中，已经对该半导本文档来自技高网...

【技术保护点】
一种半导体装置，其特征在于，所述半导体装置包括：P型基板；第一N型层，形成于所述P型基板的区域内；其中，在所述第一N型层的上表面形成有电极垫，所述电极垫与所述第一N型层和输入电压电连接。

【技术特征摘要】
1.一种半导体装置，其特征在于，所述半导体装置包括：P型基板；第一N型层，形成于所述P型基板的区域内；其中，在所述第一N型层的上表面形成有电极垫，所述电极垫与所述第一N型层和输入电压电连接。2.根据权利要求1所述的半导体装置，其特征在于，所述半导体装置还包括：第二N型层，形成于所述P型基板的区域内。3.根据权利要求2所述的半导体装置，其特征在于，所述第一N型层和所述第二N型层在所述P型基...

【专利技术属性】
技术研发人员：高田润一，
申请(专利权)人：三垦电气株式会社，
类型：发明
国别省市：日本;JP