本发明专利技术提出了一种时序控制全数字DLL控制电路、NAND FLash控制器控制方法，通过延迟锁定环实现对DQS进行90度延迟，送至NAND Flash控制器，保证从中间采样数据，完成数据精确地写入至存储器阵列和从阵列中读取数据；所述延迟锁定环由全数字电路构成，相比传统的模拟DLL电路，本发明专利技术的全数字具有功耗小，可移植性好，结构简单的优点，可实现90度、180度等多个相位延迟并具有自我调节能力，其中相位延迟的具体值可由应用层软件通过CPU写寄存器配置，采用增加或者减少延迟链中的延迟单元级数，来实现所配置的延迟度数，大大提高延迟锁定环的灵活性；通过配置多条延迟链，实现NAND Flash控制器对多个通道存储器NAND Flash颗粒读写访问操作时所需的时序延迟信号。
【技术实现步骤摘要】
本专利技术涉及NANDFlash存储器领域，特别涉及一种时序控制全数字DLL控制电路、用于NANDFlash控制器的时序控制全数字DLL控制方法。
技术介绍
随着移动互联网时代的来临，智能手机、平板电脑、掌上游戏机和电子书等移动终端对于大容量、低功耗及高可靠性的非易失性存储器需求越来越大。作为非易失性存储器王者NANDFlash，其具有大容量、读写速度快等优点，得到广泛应用。应用最为广泛的SolidStateDriver(固态硬盘)，其核心技术即NANDFlash控制器，实现对NANDFlash存储器颗粒进行读、写、擦操作。然而，在访问NANDFlash存储器时，需按照标准的NANDFlash颗粒接口时序才可实现读写数据。图1为NANDFlash控制器访问存储器颗粒，控制器通过标准的NANDFlash存储器接口时序实现存储器的读写操作。由于不同厂商的NANDFlash颗粒不同，但是所有颗粒接口国际上都采用两种标准，一种是以东芝为代表的ONFI接口，另一种以三星为代表的Toggle接口。随着闪存技术的不断发展，ONFI4.0与Toggle2.0时序已趋于一致，且为了提高数据传输速率，DDR(DoubleDataRate，双数据速率)方式取代传统SDR(SingleDataRate，单数据速率)方式，DDR方式进行数据传输对数据采样的精度更高。图2和图3为DDR写数据至NANDFlash，利用DQS的上升沿和下降沿采样数据，且必须采用中间对齐的方式才能保证数据的正确采样。因此需要采用专用的延迟锁定环对DQS控制信号进行90度延迟，保证DQS从中间采样数据。目前，DLL电路大多采用传统的模拟电路设计，其电路结构和可移植性及灵活性较差，设计成本及硬件成本较高。全数字DLL延迟锁定环的提出更好的适应目前SOC系统设计及存储控制器设计芯片中，弥补了传统的模拟DLL电路不足，并且设计灵活性及可配置性大大提高。
技术实现思路
本专利技术所要解决的技术问题是提供一种时序控制全数字DLL控制电路、NANDFLash控制器控制方法，解决访问NANDFlash颗粒接口时序信号DQS的90度延迟问题，相比于采用传统模拟电路的方法，本专利技术方法能够正确地生成所配置的延迟效果，按照接口时序完成对8通道的NANDFlash存储颗粒读写操作。为解决上述技术问题，本专利技术采用的技术方案是：一种用于NANDFlash控制器的时序控制全数字DLL控制方法，包括以下步骤：步骤1：初始信号clk_ref取反，且通过延迟单元延迟得到第二信号clk_bf；所述初始信号clk_ref延迟时，依次通过第一延迟单元、第二延迟单元进行延迟；步骤2：所述初始clk_ref和第二信号clk_bf采用各自上升沿进行互相采样，送至自我调节模块中，所述自我调节模块根据配置的延迟值完成自动调节功能；步骤3：通过自我调节模块将延迟结果输出至延迟计算模块，所述延迟计算模块通过计算延迟值是否到达所配置的延迟，若得到的延迟值大于所配置的延迟值，由延迟计算模块控制延迟链，减少所在延迟链的延迟单元，直到得到90度的延迟或达到CPU所配置的延迟值大小；步骤4：根据CPU配置的值，通过延迟单元计算模块所控制的增加还是减少延迟单元信息来决定读、写延迟链的具体延迟级数；若得到的延迟值小于所配置的延迟值，则所述延迟计算模块控制延迟链，增加所在延迟链中的延迟单元；若得到的延迟值小大所配置的延迟值，减少所在延迟链中的延迟单元，直到调节得到90度延迟值或所配置的延迟值大小；步骤5：设置全数字DLL锁定模块，所述DLL锁定模块对数据端做出微调，保证所配置的延迟值大小稳定输出，然后锁定延迟控制信号，提供给NANDFlash控制器；步骤6：通过多路选择器MUX将延迟值送至NANDFlash控制器，最终送至接口时序DQS信号，按照NANDFlash接口时序，实现数据的正确采样，完成NANDFlash的正确读写操作；步骤7：NANDFlash控制器写数据时，按照写颗粒时序，控制器利用DLL输出的延迟90度的DQS信号在其上升沿和下降沿采样数据；NANDFlash控制器读数据时，将数据从颗粒中读至NANDFlash控制器，控制器采用DQS信号按照DDR方式分别在DQS的上升沿和下降沿对数据进行采样，数据送至NANDFlash控制器后，DLL电路将DQS信号延迟90度，保证从接口时序DQ的中间位置采样数据，完成对NANDFlash存储器的正确访问；步骤8：按照NANDFlash颗粒时序完成颗粒的访问。一种时序控制全数字DLL控制电路，包括延迟模块、自动调节模块、延迟单元计算模块、读写延迟链单元模块以及DLL锁定模块，所有模块都是由全数字电路构成；所述延迟模块、自动调节模块、延迟单元计算模块、DLL锁定模块依次相连，所述延迟单元计算模块连接到读写延迟链单元，所述读写延迟链单元连接到MUX最终将CPU所配置的延迟值产生的延迟信号经DLL锁定后连接到NANDFlash控制器；所述延迟模块，用于延迟初始信号clk_ref取反后的信号，得到第二信号clk_bf；所述自动调节模块，用于根据配置的延迟值完成自动调节功能；所述延迟单元计算模块，用于计算延迟值是否到达所配置的延迟，若得到的延迟值大于所配置的延迟值，由延迟计算模块控制延迟链，减少所在延迟链的延迟单元，直到得到90度的延迟或达到CPU所配置的延迟值大小；所述DLL锁定模块，用于微调延迟信号，DLL锁定模块对数据端做出微调，通过延迟单元计算模块对读、写延迟链控制增加或者减少延迟链级数得到稳定的配置延迟值大小后，将其反馈给延迟单元计算模块，延迟单元计算模块连接DLL锁定模块再等待256个时钟周期做微调，保证所配置的延迟值大小稳定输出，然后锁定延迟控制信号，提供给NANDFlash控制器；所述读写延迟链单元，用于调节延迟值大小，根据CPU所配置的延迟寄存器值以及延迟单元计算模块的值，增加或者减少读写操作过程中的延迟链单元的延迟级数，得到正确地DQS90度信号延迟大小或CPU所配置的延迟值大小，将延迟信号链接至NANDFlash控制器，按照NANDFlash颗粒时序正确地完成读写操作。与现有技术相比，本专利技术的有益效果是：采用时序控制全数字DLL电路对NANDFlash控制器进行控制，能正确地生成所配置的延迟效果，且本方法中的各个模块采用全数字设计，取代传统的模拟DLL电路，降低功耗及提高电路的可移植性；本专利技术方法为NANDFlash控制器系统提供8通道的DQS信号90度延迟，从而按照接口时序完成对8通道的NANDFlash存储颗粒正确读写操作。附图说明图1是NANDFlash控制器访问存储器颗粒。图2是NANDFlash之ONFI接口。图3是NANDFlash之Toggle接口。图4是DDR方式写数据至NANDFlash存储器时序波形。图5是DDR方式从NANDFlash存储器中读数据时序波形。图6是写NANDFlash颗粒DQS信号90度采样数据。图7是从NANDFlash颗粒读数据DQS采样读数据。图8是CPU配置延迟寄存器。图9是时序控制全数字DLL控制电路框图。图10是时钟互采波形图。图11是延迟链中的延迟单元。具体实施方式下面结合附图和具体实施方式对本专利技术作进一本文档来自技高网...
【技术保护点】
一种用于NAND Flash控制器的时序控制全数字DLL控制方法，其特征在于，包括以下步骤：步骤1：初始信号clk_ref取反，且通过延迟单元延迟得到第二信号clk_bf；所述初始信号clk_ref延迟时，依次通过第一延迟单元、第二延迟单元进行延迟；步骤2：所述初始clk_ref和第二信号clk_bf采用各自上升沿进行互相采样，送至自我调节模块中，所述自我调节模块根据配置的延迟值完成自动调节功能；步骤3：通过自我调节模块将延迟结果输出至延迟计算模块，所述延迟计算模块通过计算延迟值是否到达所配置的延迟，若得到的延迟值大于所配置的延迟值，由延迟计算模块控制延迟链，减少所在延迟链的延迟单元，直到得到90度的延迟或达到CPU所配置的延迟值大小；步骤4：根据CPU配置的值，通过延迟单元计算模块所控制的增加还是减少延迟单元信息来决定读、写延迟链的具体延迟级数；若得到的延迟值小于所配置的延迟值，则所述延迟计算模块控制延迟链，增加所在延迟链中的延迟单元；若得到的延迟值小大所配置的延迟值，减少所在延迟链中的延迟单元，直到调节得到90度延迟值或所配置的延迟值大小；步骤5：设置全数字DLL锁定模块，所述DLL锁定模块对数据端做出微调，保证所配置的延迟值大小稳定输出，然后锁定延迟控制信号，提供给NAND Flash控制器；步骤6：通过多路选择器MUX将延迟值送至NAND Flash控制器，最终送至接口时序DQS信号，按照NAND Flash接口时序，实现数据的正确采样，完成NAND Flash的正确读写操作；若得到的延迟值小于所配置的延迟值，则所述延迟计算模块控制延迟链，增加所在延迟链中的延迟单元，直到调节得到90度延迟值或所配置的延迟值大小；步骤7：NAND Flash控制器写数据时，按照写颗粒时序，控制器利用DLL输出的延迟90度的DQS信号在其上升沿和下降沿采样数据；NAND Flash控制器读数据时，将数据从颗粒中读至NAND Flash控制器，控制器采用DQS信号按照DDR方式分别在DQS的上升沿和下降沿对数据进行采样，数据送至NAND Flash控制器后，DLL电路将DQS信号延迟90度，保证从接口时序DQ的中间位置采样数据；步骤8：按照NAND Flash颗粒时序完成颗粒的访问。...
【技术特征摘要】
1.一种用于NANDFlash控制器的时序控制全数字DLL控制方法，其特征在于，包括以下步骤：步骤1：初始信号clk_ref取反，且通过延迟单元延迟得到第二信号clk_bf；所述初始信号clk_ref延迟时，依次通过第一延迟单元、第二延迟单元进行延迟；步骤2：所述初始clk_ref和第二信号clk_bf采用各自上升沿进行互相采样，送至自我调节模块中，所述自我调节模块根据配置的延迟值完成自动调节功能；步骤3：通过自我调节模块将延迟结果输出至延迟计算模块，所述延迟计算模块通过计算延迟值是否到达所配置的延迟，若得到的延迟值大于所配置的延迟值，由延迟计算模块控制延迟链，减少所在延迟链的延迟单元，直到得到90度的延迟或达到CPU所配置的延迟值大小；步骤4：根据CPU配置的值，通过延迟单元计算模块所控制的增加还是减少延迟单元信息来决定读、写延迟链的具体延迟级数；若得到的延迟值小于所配置的延迟值，则所述延迟计算模块控制延迟链，增加所在延迟链中的延迟单元；若得到的延迟值小大所配置的延迟值，减少所在延迟链中的延迟单元，直到调节得到90度延迟值或所配置的延迟值大小；步骤5：设置全数字DLL锁定模块，所述DLL锁定模块对数据端做出微调，保证所配置的延迟值大小稳定输出，然后锁定延迟控制信号，提供给NANDFlash控制器；步骤6：通过多路选择器MUX将延迟值送至NANDFlash控制器，最终送至接口时序DQS信号，按照NANDFlash接口时序，实现数据的正确采样，完成NANDFlash的正确读写操作；若得到的延迟值小于所配置的延迟值，则所述延迟计算模块控制延迟链，增加所在延迟链中的延迟单元，直到调节得到90度延迟值或所配置的延迟值大小；步骤7：NANDFlash控制器写数据时，按照写颗粒时序，控制器利用DLL输出的延迟90度的DQS信号在其上升沿和下降沿采样数据；NANDFlash控制器读数据时，将数据从颗粒中读至NA...
【专利技术属性】
技术研发人员：杨燕，李英祥，李卓，
申请(专利权)人：成都信息工程大学，
类型：发明
国别省市：四川;51
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