一种读出速度可通过位线负载调节的OTP存储器设计制造技术

在OTP存储器设计中，随着存储器容量不断加大，位线负载也相应变大，这有可能导致读机制失效。为了防止这种失效，必须增加灵敏放大器的充电时间，但是延长充电时间会影响读取速度这一关键参数。本文在分析OTP存储器灵敏放大器工作原理的基础上，首先研究了位线负载对OTP存储器读出速度的影响，并通过仿真，优化了OTP存储器的读出电路参数，从而提供了一种读出时间可通过位线负载调节的OTP存储器设计。

【技术实现步骤摘要】

本专利技术属于数字集成电路
，涉及一种读出速度可由位线负载调节的OTP存储电路，特别的是，该专利通过大量的理论分析以及仿真阐述了OTP存储器的读出速度是如何通过位线负载调节的。
技术介绍
OTP(onetimeprogrammable)存储器作为只可以编程一次的非易失性存储器具有集成度高、存取速度快等特点，在航空航天、军工等对抗辐照、保密特性要求很高的领域中，起着不可替代的作用。在一次编程后，所存储的数据将永远保存在存储芯片内部且随时可以准确的读出。这专利技术中的OTP存储器是一款静态存储器，读出时序通过地址端地址跳变产生，为保证快速又准确的读出存储值，读机制必须考虑合理的时序信号。OTP存储器的种类很多，很多是基于熔丝和反熔丝，本文介绍的OTP存储器基于反熔丝结构。在反熔丝OTP存储器中，通过对选中单元的编程改变了存储单元内部的结构。理想的读机制下，没有编程的存储单元读取时会读出‘0’，而通过编程的存储单元在读取时会读出‘1’。随着对存储器大小的要求越来越高，面积也随之增加，合理的存储器拓扑结构是影响读取速度的重要因素。灵敏放大器通过充电后对需要读取的存储单元进行放电，放电一段时间后通过剩余电压判断存储信息。然而，由于存在电容或者大电阻，实际中的存储单元不能认为是理想状态下的导通和断开，位线放电时会造成放电缓慢进而导致读机制出错；更有可能由于位线负载过大，充电过程中电压很难在短时间中达到预设的电压要求，最终会制约读机制的速度和准确度。
技术实现思路
本专利技术的目的是提供通过位线负载调节OTP存储器读出速度的方案。本专利技术的另一个目的是提供消除导致OTP存储器读出速度变长因素的方案。本专利技术的另一个目的是提供一种具有更快读取速度的OTP存储器电路。本专利技术的另一个目的是提供一种提高OTP存储器工作频率的方法。本专利技术的技术方案是，对于一根位线来说，位线的寄生电容是所读取点的寄生电容CR和位线上不读取点的寄生电容CBL总和CT，大小为：CT＝CBL+CR。若在一条位线上连接存储单元，位线上连接的负载越多，位线上的电容也就相应的越大。由于并联，产生的寄生电容由公式得到。由于位线上寄生大电容的存在，充电时会对大电容进行充电，达到相同的电压需要更多地充电时间。相应的，在放电阶段，由于寄生大电容的存在，大电容存储的电荷和存储单元也形成了回路，也需要对存储单元放电。从充电阶段的充电困难，到放电时的放电困难，电压下降相同的幅度情况会引起充电和放电时间加长。此外，由于被编程的存储单元电阻大小的不一致性，会导致放电电流大小不一，如果工艺选择不恰当，很可能存储单元在编程后呈现一个大电阻值，导致泄放电流小放电速度过慢。由于两方面的原因，最终导致读取时间加长。数据的读取与编程后存储单元的导电特性以及芯片的制造工艺息息相关。制造工艺的不同，会导致存储单元编程后电阻分布不均匀。且如果位线上连接的存储单元过多，由于是并联在位线上，没有被编程的存储单元存在电容，已经被编程的存储单元存在选通管的结电容，不管怎样，寄生电容叠加变大。读操作时需要先进行预充电，为了达到相同电压，因为寄生大电容的存在，分得了很多电荷。充电时间被延长，由于预充电的时间是读取时间的关键部分，所以总读取时间受到很大影响。附图说明图1为OTP存储器读出系统架构图。图2为本专利技术中的灵敏放大器结构示意图。图3为本专利技术中的存储单元的阵列扩展图。图4为本专利技术中的编程前的存储单元结构图。图5为本专利技术中的编程后的存储单元结构图。具体实施方式下面结合附图和实例对本专利技术进行详细描述。如图1所示，读出系统包括地址PAD输入、地址检测、脉冲扩展、灵敏放大器、第一级DICE锁存器、第二级DICE锁存器、双向数据端口、数据PAD输出。其中，灵敏放大器是整个读出电路的核心，灵敏放大器的简单示意图如图2所示，其中P1为预充电管，开启时对位线进行充电，此间放电管N1关闭，位线通过选中的存储单元放电，P1管起始时工作在饱和区。图中反相器为关键反相器，其翻转阈值是确保正确读取的关键因素。BL是位线，本专利技术中位线共挂有256个负载，包括一个选中的要进行读取的存储单元还有255个未被选中的作为负载的存储单元，所以一根位线上总的负载电容为选中单元的电容并上255个负载单元的电容。存储阵列的大小是这款芯片的面积的主要决定因素，因此如何把存储单元合理设计好是节省面积的关键。因为每一个存储单元都需要读取和编程电路，但是每个单元都单独有一个读取和编程电路是不合理而且没有必要的。因此采取同一行存储单元共用一组读出电路和编程电路对位线操作的方案，然后通过地址列选对每一列进行操作。在排列存储阵列的时候，必须考虑注意布局分布的规则均匀性。每一存储块上，横向纵向交错排列存储单元。如图3所示。其中BL是位线，共有N行，X方向上每一行位线上连有若干存储单元，每根位线上连接一组编程和读取电路，且每一行的存储单元被列选地址线控制，确保每次在一行位线中选择一列进行读写操作，每个单元都有可能被位线选中进行读写。由于读出结构是通过对位线选中，先对充电管进行充电后再对位线放电。预充电阶段中，充电管被充电且所有寄生电容都会被充电。充电时间可以通过Sp控制信号人为设置长短，充电完毕后，紧接着进入存储单元放电阶段。已经充电后的电容对存储单元进行放电，若被列选地址位线选中的单元已经被编程，即在存储单元和充电电容之间形成一个放电回路，BL位线的电压下降，下降之后被后面的关键反相器翻转实现读出。反熔丝编程前等效于一个电容，编程后等效于电容并上一个电阻，如图4、图5所示，位线充电后通过选中单元放电，分别对未编程和已编程这两种情况进行仿真，得出位线放电的情况，进而说明灵敏放大器的工作原理。整个读出系统工作在读机制下时位线经过未编程的存储单元放电到电平A，经过已编程的存储单元放电到电平B。关键反相器的翻转阈值是确保正确读取数据的关键因素，如果要确保灵敏放大器可以准确无误的读取‘0’和‘1’则反相器的翻转阈值必须处于电平A和B之间。翻转阈值最好能够处于两个电平A和B的平均值左右，这样对于编程和未编程的存储单元都有足够的余量，才能最大限度的确保各种工艺角和温度下读出数据的准确性。然而由于位线上寄生大电容的存在，充电时会对大电容进行充电，达到相同的电压需要更多地充电时间。相应的，在放电阶段，由于寄生大电容的存在，大电容存储的电荷和存储单元也形成了回路，也需要对存储单元放电。从充电阶段的充电困难，到放电时的放电困难，电压下降相同的幅度情况会引起充电和放电时间加长。此外，由于被编程的存储单元电阻大小的不一致性，会导致放电电流大小不一，如果工艺选择不恰当，很可能存储单元在编程后呈现一个大电阻值，导致泄放电流小放电速度过慢。由于两方面的原因，最终导致读取时间加长。对于一根位线来说，位线的寄生电容是所读取点的寄生电容和位线上不读取点的寄生电容总和，若在一条位线上连接存储单元，位线上连接的负载越多，位线上的电容也就相应的越大。因为负载是并联在位线上，没有被编程的存储单元存在电容，已经被编程的存储单元存在选通管的结电容，不管怎样，寄生电容叠加变大。读操作时需要先进行预充电，为了达到相同电压，因为寄生大电容的存在，分得了很多电荷。充电时间被延长，本文档来自技高网...

【技术保护点】
一种读出速度可通过位线负载调节的OTP存储器设计，其特征在于，包括OTP存储器读出系统、灵敏放大器、位线信号、关键反相器；所述的灵敏放大器是OTP存储器读出系统中最关键的部分，所述位线信号是所述灵敏放大器中连接预充电管、放电管、选中的要进行编程或读取的存储单元和未被选中的作为负载的存储单元的信号；所述关键反相器的输入端连接到所述的位线信号上，关键反相器是确保读机制是否正常的关键性因素，对于未编程的存储单元，位线信号经过选中单元放电后的电位一定要高于关键反相器的翻转阈值；对于已编程的存储单元，位线信号经过选中单元放电后的电位一定要低于关键反相器的翻转阈值，这样才能确保能将未编程的存储单元读为‘0’，将已编程的存储单元读为‘1’。

【技术特征摘要】
1.一种读出速度可通过位线负载调节的OTP存储器设计，其特征在于，包括OTP存储器读出系统、灵敏放大器、位线信号、关键反相器；所述的灵敏放大器是OTP存储器读出系统中最关键的部分，所述位线信号是所述灵敏放大器中连接预充电管、放电管、选中的要进行编程或读取的存储单元和未被选中的作为负载的存储单元的信号；所述关键反相器的输入端连接到所述的位线信号上，关键反相器是确保读机制是否正常的关键性因素，对于未编程的存储单元，位线信号经过选中单元放电后的电位一定要高于关键反相器的翻转阈值；对...

【专利技术属性】
技术研发人员：毛冬冬，
申请(专利权)人：毛冬冬，
类型：发明
国别省市：四川;51