一种不可重复触发的CMOS集成单稳态电路制造技术

本发明专利技术公开一种不可重复触发的CMOS集成单稳态电路，包括有输入控制电路U1、电阻电容串联网络、锁存器、时序控制网络、参考电流源IREF、稳压二极管D1以及输出反相器U6；该电阻电容串联网络包括有电阻R1和电容C1；所述锁存器的输出端接输出反相器U6的输入端，其中，锁存器包括或非门U4、电容C2、反相器U5和level‑shift电路U3；本发明专利技术采用稳定电流源对电容充电，以片上形式实现稳定的暂稳态时间宽度，避免使用大电阻，有效减小芯片面积，同时显著减小PVT对充放电的影响。并且，MOS管M1、MOS管M2可对节点1、2进行快速充放电，稳定这两点的电压值以确保在下次触发时电容两端的跳变电压值相等，从而稳定充电时间常数。

【技术实现步骤摘要】

本专利技术涉及单稳态电路领域技术，尤其是指一种不可重复触发的CMOS集成单稳态电路。
技术介绍
在现有的数字单稳态电路中，为了获得比较长的暂稳态的时间，在具体设计中一般会使用比较大的电阻电容（RC）网络。传统设计中，一般通过两种方案实现：一是以在芯片外接电容电阻的方式，这种方案中芯片需要额外引入PIN脚，不仅造成较大封装尺寸，增加PCB板级电路的制造成本，而且也会引入外部噪声源。近几年来，随着半导体技术的飞速发展以及摩尔定律的不断延续使得这种设计方法的劣势凸显。二是将电阻电容网络集成在芯片内部，这种方案会造成芯片面积显著增大，而且在实际芯片生产中，由于半导体器件参数受PVT(process,voltage,temperature)的影响，不同芯片之间的暂稳态时间长短与设计值存在较大的差异，因此，这种方案无法应用在对暂稳态的时间长度有较精确要求的计时电路中，例如：根据1-wire协议要求，接受器件在收到复位信号后的15～60us内需要将总线拉到低电平。因此，需要一个15～60us的单稳计时电路来实现这个功能。然而在PVT因素影响下，采用传统的片内设计都无法实现这一要求。特别是由于电阻阻值R受温度，掺杂浓度，光刻精度等因素的影响，暂稳态时间宽度变化很大。
技术实现思路
有鉴于此，本专利技术针对现有技术存在之缺失，改善传统的单稳态电路，其主要目的是提供一种不可重复触发的CMOS集成单稳态电路，其具有更加稳定的计时暂稳态脉冲宽度，使之受工艺PVT变化的影响最小化。为实现上述目的，本专利技术采用如下之技术方案：一种不可重复触发的CMOS集成单稳态电路，包括有输入控制电路U1、电阻电容串联网络、锁存器、时序控制网络、参考电流源IREF、稳压二极管D1以及输出反相器U6；该电阻电容串联网络包括有电阻R1和电容C1，该输入控制电路U1的输出端接电容C1的一端，电容C1的另一端连接电阻R1的一端，电阻R1的另一端接地；所述锁存器的输出端接输出反相器U6的输入端，其中，锁存器包括或非门U4、电容C2、反相器U5和level-shift电路U3；该或非门U4的一输入端连接电阻R1和电容C1的连接端，或非门U4的另一输入端连接level-shift电路U3的输出端，或非门U4的输出端连接电容C2的一端，电容C2的另一端连接反相器U5的输入端、稳压二极管D1的阳极和参考电流源IREF的正极，稳压二极管D1的阴极和参考电流源IREF的负极连接电源电压VDD，反相器U5的输出端接level-shift电路U3的输入端；该时序控制网络包括有反相器U7、反相器U9、延时缓冲器U8、主控制器U2、MOS管M1和MOS管M2；其中主控制器U2具有4个接口：c端子、d端子、e端子和f端子，其中c端子与反相器U9的输出端相连，反相器U9的输入端接输入信号in，d端子连接延时缓冲器U8的输出端，e端子连接POR输入信号端，f端子连接MOS管M1的栅端和MOS管M2的栅端；所述MOS管M1的漏端和MOS管M2的漏端连接电源电压VDD，MOS管M1的源端连接反相器U5的输入端，MOS管M2的源端连接输出反相器U6的输入端，反相器U7的输入端接输出反相器U6的输出端，反相器U7的输出端连接U8延时缓冲器的输入端。作为一种优选方案，所述level-shift电路U3为电平转换电路，其将输入的参考电压VREF转换成电源电压VDD。本专利技术与现有技术相比具有明显的优点和有益效果，具体而言，由上述技术方案可知：本专利技术采用稳定电流源对电容充电，以片上形式实现稳定的暂稳态时间宽度，避免使用大电阻，有效减小芯片面积，同时显著减小PVT对充放电的影响。并且，MOS管M1、MOS管M2可对节点1、2进行快速充放电，稳定这两点的电压值以确保在下次触发时电容两端的跳变电压值是一致的，从而稳定充电时间常数。为更清楚地阐述本专利技术的结构特征和功效，下面结合附图与具体实施例来对本专利技术进行详细说明。附图说明图1是本专利技术之较佳实施例的结构示意图；图2是本专利技术之较佳实施例的时序图。附图标识说明：10、电阻电容串联网络20、锁存器30、时序控制网络。具体实施方式请参照图1和图2所示，其显示出了本专利技术之较佳实施例的具体结构，包括有输入控制电路U1、电阻电容串联网络10、锁存器20、时序控制网络30、参考电流源IREF、稳压二极管D1以及输出反相器U6。该电阻电容串联网络10包括有电阻R1和电容C1，该输入控制电路U1的输出端接电容C1的一端，电容C1的另一端连接电阻R1的一端，电阻R1的另一端接地。所述锁存器20的输出端接输出反相器U6的输入端，其中，锁存器20包括或非门U4、电容C2、反相器U5和level-shift电路U3；该或非门U4的一输入端连接电阻R1和电容C1的连接端，或非门U4的另一输入端连接level-shift电路U3的输出端，或非门U4的输出端连接电容C2的一端，电容C2的另一端连接反相器U5的输入端、稳压二极管D1的阳极和参考电流源IREF的正极，稳压二极管D1的阴极和参考电流源IREF的负极连接电源电压VDD，反相器U5的输出端接level-shift电路U3的输入端。在本实施例中，所述level-shift电路U3为电平转换电路，其将输入的参考电压VREF转换成电源电压VDD。该时序控制网络30包括有反相器U7、延时缓冲器U8、主控制器U2、MOS管M1和MOS管M2；其中主控制器U2具有4个接口：c端子、d端子、e端子和f端子，其中c端子与反相器U9的输出端相连，反相器U9的输入端连接输入信号in，d端子连接延时缓冲器U8的输出端，e端子连接POR输入信号端，f端子连接MOS管M1的栅端和MOS管M2的栅端；所述MOS管M1的漏端和MOS管M2的漏端连接电源电压VDD，MOS管M1的源端连接反相器U5的输入端，MOS管M2的源端连接输出反相器U6的输入端，反相器U7的输入端接输出反相器U6的输出端，反相器U7的输出端连接U8延时缓冲器的输入端。工作时，如图2所示，所述输入控制电路U1的主要功能是产生一个短脉冲信号来触发后面的锁存器20。而且只有在输入控制电路U1输入是一个下降沿信号时，其输出才会产生脉冲。也就是说这个单稳态电路只有在总输入端in信号出现下降沿时，电路才会进入暂稳态状态。这是一个边沿触发的单稳态电路结构。如图1所示，输入控制电路U1的输出产生一个正脉冲后通过电容C1的耦合作用使得节点4突然变成高电平，从而节点1突然变成低电平，再由电容C2的耦合作用使得节点2变成低电平。最终通过反相器U5使得或非门U4的另一个输入端变成高电平，此时锁存器20被锁定输出为低电平，电路进入暂稳态。当节点2突然变成低电平后，参考电流源IREF开始对节点2进行充电，当节点2的电压到达反相器U5的阈值电压Vth时，输出翻转为低电平，由于节点4在节点2充电过程中早就已经通过电阻R1放电至低电平，因此当节点2到达Vth电压时，节点1会翻转成高电平，通过电容C2的耦合作用，节点2的电平将达到VDD+Vth，从而锁存器20的输出节点1锁定在高电平，电路进入稳定状态。如上所述，当总输入端in信号是下降沿时，时序控制网络30中的主控制器U2将输出高电平，此时MOS管M1和MOS管M2关断本文档来自技高网...

【技术保护点】
一种不可重复触发的CMOS集成单稳态电路，其特征在于：包括有输入控制电路U1、电阻电容串联网络、锁存器、时序控制网络、参考电流源IREF、稳压二极管D1以及输出反相器U6；该电阻电容串联网络包括有电阻R1和电容C1，该输入控制电路U1的输出端接电容C1的一端，电容C1的另一端连接电阻R1的一端，电阻R1的另一端接地；所述锁存器的输出端接输出反相器U6的输入端，其中，锁存器包括或非门U4、电容C2、反相器U5和level‑shift电路U3；该或非门U4的一输入端连接电阻R1和电容C1的连接端，或非门U4的另一输入端连接level‑shift电路U3的输出端，或非门U4的输出端连接电容C2的一端，电容C2的另一端连接反相器U5的输入端、稳压二极管D1的阳极和参考电流源IREF的正极，稳压二极管D1的阴极和参考电流源IREF的负极连接电源电压VDD，反相器U5的输出端接level‑shift电路U3的输入端；该时序控制网络包括有反相器U7、反相器U9、延时缓冲器 U8、主控制器U2、MOS管M1和MOS管M2；其中主控制器U2具有4个接口：c端子、d端子、e端子和f端子，其中c端子与反相器U9的输出端相连，反相器U9的输入端接输入信号in，d端子连接延时缓冲器U8的输出端，e端子连接POR输入信号端，f端子连接MOS管M1的栅端和MOS管M2的栅端；所述MOS管M1的漏端和MOS管M2的漏端连接电源电压VDD，MOS管M1的源端连接反相器U5的输入端，MOS管M2的源端连接输出反相器U6的输入端，反相器U7的输入端接输出反相器U6的输出端，反相器U7的输出端连接延时缓冲器U8的输入端。...

【技术特征摘要】
1.一种不可重复触发的CMOS集成单稳态电路，其特征在于：包括有输入控制电路U1、电阻电容串联网络、锁存器、时序控制网络、参考电流源IREF、稳压二极管D1以及输出反相器U6；该电阻电容串联网络包括有电阻R1和电容C1，该输入控制电路U1的输出端接电容C1的一端，电容C1的另一端连接电阻R1的一端，电阻R1的另一端接地；所述锁存器的输出端接输出反相器U6的输入端，其中，锁存器包括或非门U4、电容C2、反相器U5和level-shift电路U3；该或非门U4的一输入端连接电阻R1和电容C1的连接端，或非门U4的另一输入端连接level-shift电路U3的输出端，或非门U4的输出端连接电容C2的一端，电容C2的另一端连接反相器U5的输入端、稳压二极管D1的阳极和参考电流源IREF的正极，稳压二极管D1的阴极和参考电流源IREF的负极连接电源电压VDD，反相器U5的输出端接level...

【专利技术属性】
技术研发人员：黄果池，林灿昌，
申请(专利权)人：加驰厦门微电子技术有限公司，
类型：发明
国别省市：福建;35