半导体结构的形成方法技术

一种半导体结构的形成方法，包括：提供衬底，衬底包括第一区域和第二区域，衬底的第一区域和第二区域表面分别具有伪栅极结构，伪栅极结构包括伪栅极层以及位于伪栅极层表面的初始掩膜层；在第一区域的伪栅极结构两侧的衬底内形成第一应力层；采用第一深注入工艺在第一应力层内以及位于第一应力层底部的部分衬底内掺杂第一类型离子；在第一深注入工艺之后，减薄初始掩膜层的厚度，形成第一掩膜层；在第二区域的伪栅极结构两侧的衬底内形成第二源漏区；在形成第一掩膜层和第二源漏区之后，在衬底表面形成介质层，介质层覆盖伪栅极结构的侧壁表面，且介质层表面与第一掩膜层的顶部表面齐平。所形成的半导体结构性能改善。

【技术实现步骤摘要】

本专利技术涉及半导体制造
，尤其涉及一种半导体结构的形成方法。
技术介绍
随着集成电路制造技术的快速发展，促使集成电路中的半导体器件，尤其是MOS(MetalOxideSemiconductor，金属-氧化物-半导体)器件的尺寸不断地缩小，以此满足集成电路发展的微型化和集成化的要求，而晶体管器件是MOS器件中的重要组成部分之一。对于晶体管器件来说，随着晶体管的尺寸持续缩小，现有技术以氧化硅或氮氧化硅材料形成的栅介质层时，已无法满足晶体管对于性能的要求。尤其是以氧化硅或氮氧化硅作为栅介质层所形成的晶体管容易产漏电流以及杂质扩散等一系列问题，从而影响晶体管的阈值电压，造成晶体管的可靠性和稳定性下降。为解决以上问题，一种以高K栅介质层和金属栅构成的晶体管被提出，即高K金属栅(HKMG，HighKMetalGate)晶体管。所述高K金属栅晶体管采用高K(介电常数)材料代替常用的氧化硅或氮氧化硅作为栅介质材料，以金属材料或金属化合物材料替代传统的多晶硅栅极材料，形成金属栅。所述高K金属栅晶体管能够在缩小尺寸的情况下，能够减小漏电流，降低工作电压和功耗，以此提高晶体管的性能。然而，随着半导体器件尺寸的缩小，所述高K金属栅晶体管的尺寸也相应缩小，提高了高K金属栅晶体管的制造难度，致使高K金属栅晶体管的性能下降。
技术实现思路
本专利技术解决的问题是提供一种半导体结构的形成方法，所形成的半导体结构的性能改善。为解决上述问题，本专利技术提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括第一区域和第二区域，所述衬底的第一区域和第二区域表面分别具有伪栅极结构，所述伪栅极结构包括伪栅极层以及位于伪栅极层表面的初始掩膜层；在第一区域的伪栅极结构两侧的衬底内形成第一应力层；采用第一深注入工艺在所述第一应力层内以及位于第一应力层底部的部分衬底内掺杂第一类型离子；在所述第一深注入工艺之后，减薄所述初始掩膜层的厚度，形成第一掩膜层；在所述第二区域的伪栅极结构两侧的衬底内形成第二源漏区；在形成第一掩膜层和第二源漏区之后，在所述衬底表面形成介质层，所述介质层覆盖所述伪栅极结构的侧壁表面，且所述介质层表面与所述第一掩膜层的顶部表面齐平。可选的，所述第一类型离子为P型离子；所述P型离子包括硼离子或铟离子。可选的，所述第二源漏区在形成第一掩膜层之前或之后形成；形成所述第二源漏区的步骤包括：在第二区域的伪栅极结构两侧的衬底内形成第二应力层；采用第二深注入工艺在所述第二应力层内以及位于第二应力层底部的部分衬底内掺杂第二类型离子。可选的，所述第二类型离子为N型离子；所述N型离子包括磷离子或砷离子。可选的，所述第二应力层的材料为碳化硅。可选的，还包括：采用第二浅离子注入工艺在所述第二应力层内掺杂第二类型离子。可选的，所述第二浅离子注入工艺在形成所述介质层之前进行。可选的，还包括：在所述介质层内形成第二通孔，所述第二通孔暴露出所述第二应力层表面；对所述第二通孔底部的第二应力层进行所述第二浅离子注入。可选的，所述第一应力层的材料为硅锗。可选的，采用第一浅离子注入工艺在所述第一应力层内掺杂第一类型离子。可选的，所述第一浅离子注入工艺在形成所述介质层之前进行。可选的，还包括：在所述介质层内形成第一通孔，所述第一通孔暴露出所述第一应力层表面；对所述第一通孔底部的第一应力层进行所述第一浅离子注入。可选的，还包括：在形成所述第一应力层之前，在所述第一区域的伪栅极结构侧壁表面形成第一侧墙。可选的，还包括：在形成所述第二源漏区之前，在所述第二区域的伪栅极结构侧壁表面形成第二侧墙。可选的，所述伪栅极结构还包括：位于伪栅极层和初始掩膜层侧壁表面的偏移侧墙；在形成第一应力层之前，在所述伪栅极结构两侧的衬底内形成轻掺杂区。可选的，所述初始掩膜层的材料为氮化硅；所述初始掩膜层的厚度为100埃～200埃；所述第一掩膜层的厚度为50埃～100埃。可选的，所述介质层的形成步骤包括：在所述衬底表面和伪栅极结构的侧壁和顶部表面形成介质膜；平坦化所述介质膜直至暴露出所述第一掩膜层表面。可选的，所述介质膜的形成步骤包括：采用第一沉积工艺在所述衬底表面和伪栅极结构的侧壁和顶部表面形成第一子介质膜；采用第二沉积工艺在第一子介质膜表面形成第二子介质膜；采用第三沉积工艺在第二子介质膜表面形成第三子介质膜。可选的，所述介质膜的材料为氧化硅；所述第一沉积工艺为流体化学气相沉积工艺；所述第二沉积工艺为高密度等离子沉积工艺；所述第三沉积工艺为等离子体增强TEOS沉积工艺。可选的，所述衬底包括：基底、位于基底表面的鳍部、以及位于基底表面的隔离层，所述隔离层覆盖鳍部的部分侧壁表面；所述伪栅极结构横跨于所述鳍部表面，且所述伪栅极结构覆盖所述鳍部的部分侧壁和顶部表面。与现有技术相比，本专利技术的技术方案具有以下优点：本专利技术的形成方法中，在第一区域形成第一应力层之后，即采用第一深注入工艺在所述第一应力层内以及位于第一应力层底部的部分衬底内掺杂第一类型离子。所述第一应力层用于形成第一区域的源漏区，而所述第一深注入工艺掺杂的第一类型离子用于减小第一区域的源漏区与衬底之间的结漏电流。而在所述第一深注入工艺之后，减薄所述初始掩膜层的厚度以形成第一掩膜层，使得所述伪栅极结构的高度减小，以此减小相邻伪栅极结构之间的沟槽的深宽比，降低后续在相邻伪栅极结构之间的沟槽内填充介质层的难度，有利于提高所形成的介质层的密，减少介质层内的空洞，提高所形成的半导体结构的性能。进一步，所述第一类型离子为P型离子；所述P型离子包括硼离子或铟离子。若P型离子掺杂入第一区域的伪栅极层内，在后续去除伪栅极层时，会导致第一区域的伪栅极层刻蚀速率慢于第二区域的伪栅极层刻蚀速率。因此，为了避免所述第一深注入工艺将P型离子注入伪栅极层内，需要所述初始掩膜层具有较厚的厚度。而在所述第一深注入工艺之后，减薄所述初始掩膜层的厚度并形成第一掩膜层，能够减小所述伪栅极结构的高度，减小相邻伪栅极结构之间的沟槽深宽比，降低后续形成介质层的工艺难度，使所形成的介质层致密均匀，提高所形成的半导体结构的性能。附图说明图1至图3是本专利技术实施例的高K金属栅晶体管的形成过程的剖面结构示意图；图4至图13是本专利技术实施例的半导体结构的形成过程的剖面结构示意图。具体实施方式如
技术介绍
所述，随着半导体器件尺寸的缩小，所述高K金属栅晶体管的尺寸也相应缩小，提高了高K金属栅晶体管的制造难度，致使高K金属栅晶体管的性能下降。经过研究发现，由于高K金属栅晶体管采用后栅(GateLast)工艺形成，然而，随着半导体器件的尺寸缩小、器件密度提高，在所述后栅工艺过程中，相邻伪栅极结构之间的沟槽深宽比增大，导致填充介质层的难度提高，而所形成的介质层的致密性较差，不仅影响所形成的介质层的绝缘性能，还会造成所形成的相邻栅极结构之间寄生电容增大，导致晶体管或半导体器件的性能变差。图1至图3是本专利技术实施例的高K金属栅晶体管的形成过程的剖面结构示意图。在本实施例中，所述高K金属栅晶体管为鳍式场效应晶体管。请参考图1，提供衬底100，所述衬底100包括PMOS区110和NMOS区120，所述衬底100的PMOS区110和NMOS区120表面均具有鳍部101，所述衬底100表面具有隔离本文档来自技高网...

【技术保护点】
一种半导体结构的形成方法，其特征在于，包括：提供衬底，所述衬底包括第一区域和第二区域，所述衬底的第一区域和第二区域表面分别具有伪栅极结构，所述伪栅极结构包括伪栅极层以及位于伪栅极层表面的初始掩膜层；在第一区域的伪栅极结构两侧的衬底内形成第一应力层；采用第一深注入工艺在所述第一应力层内以及位于第一应力层底部的部分衬底内掺杂第一类型离子；在所述第一深注入工艺之后，减薄所述初始掩膜层的厚度，形成第一掩膜层；在所述第二区域的伪栅极结构两侧的衬底内形成第二源漏区；在形成第一掩膜层和第二源漏区之后，在所述衬底表面形成介质层，所述介质层覆盖所述伪栅极结构的侧壁表面，且所述介质层表面与所述第一掩膜层的顶部表面齐平。

【技术特征摘要】
1.一种半导体结构的形成方法，其特征在于，包括：提供衬底，所述衬底包括第一区域和第二区域，所述衬底的第一区域和第二区域表面分别具有伪栅极结构，所述伪栅极结构包括伪栅极层以及位于伪栅极层表面的初始掩膜层；在第一区域的伪栅极结构两侧的衬底内形成第一应力层；采用第一深注入工艺在所述第一应力层内以及位于第一应力层底部的部分衬底内掺杂第一类型离子；在所述第一深注入工艺之后，减薄所述初始掩膜层的厚度，形成第一掩膜层；在所述第二区域的伪栅极结构两侧的衬底内形成第二源漏区；在形成第一掩膜层和第二源漏区之后，在所述衬底表面形成介质层，所述介质层覆盖所述伪栅极结构的侧壁表面，且所述介质层表面与所述第一掩膜层的顶部表面齐平。2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一类型离子为P型离子；所述P型离子包括硼离子或铟离子。3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二源漏区在形成第一掩膜层之前或之后形成；形成所述第二源漏区的步骤包括：在第二区域的伪栅极结构两侧的衬底内形成第二应力层；采用第二深注入工艺在所述第二应力层内以及位于第二应力层底部的部分衬底内掺杂第二类型离子。4.如权利要求3所述的半导体结构的形成方法，其特征在于，所述第二类型离子为N型离子；所述N型离子包括磷离子或砷离子。5.如权利要求3所述的半导体结构的形成方法，其特征在于，所述第二应力层的材料为碳化硅。6.如权利要求3所述的半导体结构的形成方法，其特征在于，还包括：采用第二浅离子注入工艺在所述第二应力层内掺杂第二类型离子。7.如权利要求6所述的半导体结构的形成方法，其特征在于，所述第二浅离
\t子注入工艺在形成所述介质层之前进行。8.如权利要求6所述的半导体结构的形成方法，其特征在于，还包括：在所述介质层内形成第二通孔，所述第二通孔暴露出所述第二应力层表面；对所述第二通孔底部的第二应力层进行所述第二浅离子注入。9.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一应力层的材料为硅锗。10.如权利要求1所述的半导体结构的形成方法，其特征在于，采用第一浅离子注入工艺在所述第一应力层内掺杂第一类型离子。11.如权利...

【专利技术属性】
技术研发人员：周飞，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海;31