【技术实现步骤摘要】
本专利技术涉及地半导体技术，更具体地，涉及超结半导体器件及其制造方法。
技术介绍
功率半导体器件例如在功率变换器中作为开关。功率半导体器件的重要参数是导通电阻和击穿电压。如果减小导通电阻，就可以降低功率半导体器件的功耗，如果提高击穿电压，就可以改善功率半导体器件的耐用性和可靠性。然而，常规的功率半导体器件为纵向双扩散结构。在纵向双扩散结构中，漂移区位于导通路径上，与体区形成PN结，结果，漂移区与导通电阻和击穿电压二者均相关。为了提高击穿电压，就必须增加漂移层的厚度或减小漂移层的掺杂浓度。相应地，导通电阻随击穿电压的上升而指数上升。因此，常规的功率半导体器件难以兼顾导通电阻和击穿电压二者的优化。超结半导体器件是进一步改进的器件结构，在漂移区中设置与体区接触的电荷补偿区。电荷补偿区的掺杂类型与漂移区相反，从而形成超结结构。在导通状态下，由于电荷补偿区相对于体区高掺杂，从而可以减小导通电阻。在断开状态下，由于电荷补偿区与漂移区彼此补偿，从而可以提高击穿电压。因此，具有超结结构的功率半导体器件可以兼顾导通电阻和击穿电压二者的优化。超结结构的一种制造方法包括多次外延和注入。利用多次外延生长形成多个N型外延层，在每个外延层中形成P型注入区。在多次外延和注入之后，P型注入区连接成P型柱。由于通过注入来形成P型注入区，因此要求每一次生长的N型外延层的厚度不能过厚，通常小于10微米。因而，需...
【技术保护点】
一种超结半导体器件的制造方法，包括：在半导体衬底上形成堆叠的多个第一外延半导体层，所述多个第一外延半导体层分别为第一掺杂类型，所述半导体衬底作为漏区；在所述多个第一外延半导体层中，分别形成多个第二外延半导体层，所述多个第二外延半导体层分别为第二掺杂类型；在最顶部的第一外延半导体层中，形成第二掺杂类型的体区；在所述体区中形成第一掺杂类型的源区；以及在所述体区上方，至少在所述源区和最顶部的第二外延半导体层之间的区域形成栅极叠层，所述栅极叠层包括栅极电介质和栅极导体，使得所述栅极电介质夹在所述栅极导体和所述体区之间，其中，所述多个第二外延半导体层分别填充所述多个第一外延半导体层中的沟槽，并且彼此连接成半导体柱作为电荷补偿区。
【技术特征摘要】
1.一种超结半导体器件的制造方法，包括：
在半导体衬底上形成堆叠的多个第一外延半导体层，所述多个第一
外延半导体层分别为第一掺杂类型，所述半导体衬底作为漏区；
在所述多个第一外延半导体层中，分别形成多个第二外延半导体层，
所述多个第二外延半导体层分别为第二掺杂类型；
在最顶部的第一外延半导体层中，形成第二掺杂类型的体区；
在所述体区中形成第一掺杂类型的源区；以及
在所述体区上方，至少在所述源区和最顶部的第二外延半导体层之
间的区域形成栅极叠层，所述栅极叠层包括栅极电介质和栅极导体，使
得所述栅极电介质夹在所述栅极导体和所述体区之间，
其中，所述多个第二外延半导体层分别填充所述多个第一外延半导
体层中的沟槽，并且彼此连接成半导体柱作为电荷补偿区。
2.根据权利要求1所述的方法，形成多个第二外延半导体层包括，
在形成所述多个第二外延半导体层中的一个第一外延半导体层之后，
在所述一个第一外延半导体层中形成沟槽；
在所述一个第一外延半导体层上形成相应的一个第二外延半导体层，
从而填充所述沟槽；以及
平整所述一个第二外延半导体层，使得所述一个第二外延半导体层
位于沟槽内的部分保留。
3.根据权利要求2所述的方法，其中最底部的第一外延半导体层中
的沟槽从表面延伸至内部的预定深度，其余的第一外延半导体层中的沟
槽贯穿其中。
4.根据权利要求2所述的方法，其中，形成沟槽的步骤包括：
在所述一个第一外延半导体层上形成图案化的硬掩模；以及
经由硬掩模中的开口蚀刻去除所述一个第一外延半导体层的一部分。
5.根据权利要求4所述的方法，在形成所述一个第二外延半导体层
的步骤之后，还包括：
去除所述硬掩模。
6.根据权利要求5所述的方法，其中，平整所述一个第二外延半导
体层的步骤包括：
以所述硬掩模作为停止层，采用化学机械平面化去除所述一个第二
外延半导体层位于沟槽外部的部分；以及
以所述硬掩模作为保护层，回蚀刻所述一个第二外延半导体层，使
得所述一个第二外延半导体层的上表面与所述一个第一外延半导体层的
上表面齐平或稍高。
7.根据权利要求4所述的方法，形成沟槽的步骤还包括：
在所述一个第一外延半导体层上形成牺牲层，所述牺牲层覆盖所述
沟槽的侧壁和底面；以及
通过蚀刻...
【专利技术属性】
技术研发人员：童亮，
申请(专利权)人：矽力杰半导体技术杭州有限公司，
类型：发明
国别省市：浙江;33
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